[工學(xué)]第04章vhdl程序設(shè)計(jì)基礎(chǔ)-wenkub.com
2024-10-16 00:13 本頁(yè)面
【正文】 ALAIS source_reg:bit_vector(4 DOWNTO 0) IS instruction(27 DOWNTO 23)。 ALIAS 替換名：子類型表示符 IS 目標(biāo)名； 第 4章 VHDL程序設(shè)計(jì)基礎(chǔ) 59 ALIAS 語(yǔ)句可以在 ARCHITECTURE說(shuō)明部分、 ENTITY說(shuō)明部分、 PROCESS說(shuō)明部分、 PACKAGE說(shuō)明部分、 PACKAGE BODY語(yǔ)句而后 SUBPROGRAM說(shuō)明部分。r:std_logic_vector) RETURN integer IS BEGIN RETURN (conv_integer(1)+con_integer(r))。 FUNCTION“+”(1:bit_vector。 END vector_to_int。 IF (a(i)=?1?) THEN tmp:=2**(ia?low)。r:std_logic_vector) RETURN integer。r:integer)RETURN integer。 LIBRARY IEEE。 END max END example。 END max 第 4章 VHDL程序設(shè)計(jì)基礎(chǔ) 54 FUNCTION max (i1,i2:std_logic_vector) RETURN bit_vector IS VARIABLE tmp:std_logic_vector(i1?RANGE)。 BEGIN IF(i1i2) THEN tmp:=i1。 PACKAGE example IS FUNCTION max(i1,i2:std_logic_vector) RETURN std_logic_vector。 END example。 BEGIN result:=convert(a0,a1,a2)。 END IF。 END IF END convert。 END example。 USE 。 END example。 第 4章 VHDL程序設(shè)計(jì)基礎(chǔ) 48 BEGIN IF(i1i2) THEN tmp:=i1。 BEGIN IF (i1i2) THEN tmp:=i1 ELSE tmp:=i2。 ELSE tmp:=i2。 FUNCTION max(i1,i2:integer) RETURN integer。這時(shí) VHDL編譯器將會(huì)根據(jù)子程序調(diào)用過(guò)程中的實(shí)參類型來(lái)選擇與之相一致的子程序。 （ 4）在過(guò)程中允許使用 WAIT語(yǔ)句或順序語(yǔ)句賦值語(yǔ)句，而函數(shù)中則不能使用這兩種語(yǔ)句。 END rtl。 ELSE q=max(a,b)。 reset: IN std_logic。 USE 。 END IF。 第 4章 VHDL程序設(shè)計(jì)基礎(chǔ) 41 FUNCTION max (a:std_logic_vector。 END [function] (函數(shù)名 )。同過(guò)程一樣，函數(shù)也包括函數(shù)說(shuō)明部分和函數(shù)定義部分，分別用來(lái)定義函數(shù)的外觀和功能。 output=tmp2。 BEGIN PROCESS(input) 第 4章 VHDL程序設(shè)計(jì)基礎(chǔ) 39 VARIABLE tmp1:boolean。 IF (a(i)=?1?) THEN q:=q+1 ELSIF (a(i)/=?0?) THEN x_flag:=true。 x_flag :OUT boolean。 con_flag: OUT boolean。過(guò)程啟動(dòng)后，過(guò)程中的輸出值被傳遞到主程序中相應(yīng)的變量或者信號(hào)中。過(guò)程中不允許定義信號(hào)。 過(guò)程 PROCEDURE 過(guò)程名 (參數(shù)表 ) IS [過(guò)程說(shuō)明 。 for 元件例化標(biāo)號(hào) : 元件名 use configuation 庫(kù)名 .元件 配置名 。 END FOR。 FOR middle FOR all:and2 USE CONFIGURATION 。 END FOR。 END BLOCK middle。 END BLOCK sum。若對(duì)某個(gè)含有塊語(yǔ)句的結(jié)構(gòu)體進(jìn)行文件配置時(shí)，必須指明是哪一個(gè)塊的配置。 END FOR。 END FOR。 END FOR FOR U2,U4:and2 USE CONFIGURATION 。 U4:and2 PORT MAP(a,)。 SIGNAL tmp1,tmp2,tmp3,:std_logic。 END COMPONENT。 c: OUT std_logic)。 ENTITY full_adder IS PORT(a,b,Cin :IN std_logic。 END 配置名 。 默認(rèn)連接 是將元件與工作庫(kù)中和該元件同名的實(shí)體相連接 ,因?yàn)橄旅鎯蓚€(gè)句子一開(kāi)始就已經(jīng)隱含在每一個(gè)設(shè)計(jì)單元中。 U4:or2 PORT MAT(aa,ab,q)。 SIGNAL aa,ab,nsel:bit。 END COMPONENT。 c:OUT bit)。 第 4章 VHDL程序設(shè)計(jì)基礎(chǔ) 20 ENTITY mux2 IS PORT(d0,d1,sel: IN bit。 二、程序打包 三、構(gòu)建元件庫(kù) 四、元件的調(diào)用 COMPONENT語(yǔ)句的格式 第 4章 VHDL程序設(shè)計(jì)基礎(chǔ) 19 COMPONENT 元件名 GENERIC 說(shuō)明 PORT 說(shuō)明 END COMPONENT； GENERIC通常用于該元件的可變參數(shù)的代入或賦值，完成外層設(shè)計(jì)，向內(nèi)層設(shè)計(jì)傳遞參數(shù)的任務(wù)。 從指定文件中讀一行 READLINE（文件變量，行變量）； 從一行中讀一個(gè)數(shù)據(jù) READ（行變量，數(shù)據(jù)變量）； 第 4章 VHDL程序設(shè)計(jì)基礎(chǔ) 17 寫(xiě)一行到輸出文件 WRITELINE（文件變量，行變量）； 寫(xiě)一個(gè)數(shù)據(jù)到行變量 WRITE（行變量，數(shù)據(jù)變量）； 文件結(jié)束檢查 ENDFILE（文件變量） 二、 TEXTIO程序包中的過(guò)程函數(shù) 三、 TEXTIO程序包的調(diào)用 LIBRARY IEEE； USE 。 第 4章 VHDL程序設(shè)計(jì)基礎(chǔ) 16 文件輸入 /輸出程序包 該程序包主要定義了與文本文件操作有關(guān)的數(shù)據(jù)類型和子程序。其中數(shù)值類型有unsigned和 signed兩種。能自動(dòng)與所有模型連接，程序包中的函數(shù)是共用的。 第 4章 VHDL程序設(shè)計(jì)基礎(chǔ) 12 程序包的一般格式 PACKAGE 程序包名 IS END [PACKAGE] [程序包名 ]； PACKAGE BODY 程序包名 IS END [PACKAGE BODY] [程序包名 ]； 程序包說(shuō)明與程序包體的關(guān)系 程序包體并非必須，只有在程序包中要說(shuō)明子程
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