[信息與通信]6設(shè)計(jì)進(jìn)階-wenkub.com
2024-10-15 22:15 本頁(yè)面
【正文】 。 y = x 。 END PROCESS p_b。039。 ELSE temp = b。 ARCHITECTURE ex OF mul IS SIGNAL temp : BIT。 優(yōu)先編碼 器的設(shè)計(jì) 【 例 615】 2021/11/10 進(jìn)程語(yǔ)句格式 PROCESS語(yǔ)句結(jié)構(gòu)的一般表達(dá)格式如下 [進(jìn)程標(biāo)號(hào) : ] PROCESS [ ( 敏感信號(hào)參數(shù)表 ) ] [IS] [進(jìn)程說(shuō)明部分 ] BEGIN 順序描述語(yǔ)句 END PROCESS [進(jìn)程標(biāo)號(hào) ]。039。 ELSIF (din(2)=39。) THEN output = “ 011 。039。 ELSIF (din(6)=39。 ARCHITECTURE behav OF coder IS SIGNAL SINT : STD_LOGIC_VECTOR(4 DOWNTO 0)。 USE 。 END IF。139。 完整條件語(yǔ)句 (組合電路 ) 2021/11/10 IF語(yǔ)句概述 （ 3） IF 條件句 Then IF 條件句 Then ... END IF END IF 條件的相與性 （ 4） IF 條件句 Then 順序語(yǔ)句 ELSIF END IF。) 。Z39。 q = datain2 when ctl=01 else (others =39。 end tri。 use 。 END IF 。 IF enable = 11 THEN output = input0 。 ELSE output =(OTHERS = 39。Z39。)。 END tristate2 。 USE 。 x =ZZZZZZZZ； end if。039。 x=ZZZZZZZZ ； end if。 architecture body_tri of tri_state is begin process(control,q,in1) begin if (control = 39。 in1: in std_logic_vector(7 downto 0)。 END bhv。 THEN dataout = datain 。 dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 2021/11/10 圖 67 例 68的工作時(shí)序 2021/11/10 雙向電路和三態(tài)控制電路設(shè)計(jì) 三態(tài)門(mén)設(shè)計(jì) 【 例 69】 LIBRARY IEEE。 END PROCESS。 when others= reg=reg。 when 100=reg(7)=c0。 when 010=reg(0)=reg(7)。139。 2021/11/10 【 例 68】 ARCHITECTURE behav OF shift IS signal reg : std_logic_vector(7 downto 0)。 d: in std_logic_vector(7 downto 0)。 2021/11/10 圖 65 例 67的正確工作時(shí)序 2021/11/10 【 例 68】 LIBRARY IEEE。 when others = null。 case muxval is when 0 = q = i0。 if (b = 39。 if (a = 39。 q : OUT STD_LOGIC)。 END body_mux4。 when 3 = q = i3。 end if。 end if。 BEGIN process(i0,i1,i2,i3,a,b) begin muxval = 0。 ENTITY mux4 IS PORT (i0, i1, i2, i3, a, b : IN STD_LOGIC。 END PROCESS 。139。 END 。 THEN := D1 。 進(jìn)程中的信號(hào)與變量賦值語(yǔ)句 2021/11/10 【 例 61】 ARCHITECTURE bhv OF DFF3 IS BEGIN PROCESS (CLK) VARIABLE : STD_LOGIC 。 THEN ... – 第 1 行 e1
教學(xué)課件相關(guān)推薦
鄂ICP備17016276號(hào)-1