eda課程設(shè)計(jì)word版-wenkub.com
2025-06-03 14:19 本頁(yè)面
【正文】 END PROCESS。 WHEN OTHERS = seg_data = 111111111111。 WHEN 00001000 = seg_data = 111011111111。 WHEN 00000100 = seg_data = 111111101111。) THEN CASE rxd_buf IS WHEN 00000000 = seg_data = 111111111110。 rdsig = 139。 end endcase end else begin t = 839。 rdsig = 139。 else frameerror = 139。b1。 rdsig = 139。 else dataerror = 139。d152: //接收奇偶校驗(yàn)位 begin idle = 139。d1。b1。 rdsig = 139。 dataout[6] = rx。b0。 presult = presult^rx。 end 839。 t = t + 839。d88: //接收第 4 位數(shù)據(jù) begin idle = 139。d1。b1。 rdsig = 139。 dataout[2] = rx。b0。 presult = presult^rx。 end 839。 t = t + 839。d24: //接收第 0 位數(shù)據(jù) begin idle = 139。d1。b1) begin case (t) 839。 end else if(t == 839。 end always (posedge clk) begin if (rxfall amp。 reg presult, idle。 reg [7:0] t。 //資料出錯(cuò)指示 output frameerror。 //采樣時(shí)鐘 input rx。 idle = 139。 end endcase end else begin tx = 139。 //一幀資料發(fā)送結(jié)束 t = t + 839。d176: begin tx = 139。b1。 end 839。 idle = 139。d1。 //發(fā)送數(shù)據(jù) 7 位 presult = datain[7]^presult。 t = t + 839。d112: begin tx = datain[6]。b1。 end 839。 idle = 139。d1。 //發(fā)送數(shù)據(jù) 3 位 presult = datain[3]^presult。 t = t + 839。d48: begin tx = datain[2]。b1。 end 839。 idle = 139。d1。b0。b0。 (~idle)) //當(dāng)發(fā)送命令有效且線路為空閑時(shí)，啟動(dòng)新的數(shù)據(jù)發(fā)送進(jìn)程 begin send = 139。 11 wrsigrise = (~wrsigbuf) amp。 reg[7:0] t。 //發(fā)送數(shù)據(jù)信號(hào) reg idle, tx。 //UART 時(shí)鐘 input [7:0] datain。 end else begin t = t + 1639。d26) begin clkout = 139。b1。 //采樣時(shí)鐘輸出 reg clkout。 總的來說，這次設(shè)計(jì)的結(jié)果還是比較成功的，在設(shè)計(jì)中遇到了很多問題，最后在華老師的辛勤的指導(dǎo)下，終于游逆而解，有點(diǎn)小小的成就感，終于覺得平時(shí)所學(xué)的知識(shí)有了實(shí)用的價(jià)值，達(dá)到了理論與實(shí)際相結(jié)合的目的，不僅學(xué)到了不少知識(shí)，而且鍛煉了自己的能力，使自己對(duì)以后的路有了更加清楚的認(rèn)識(shí)，同時(shí)，對(duì)未來有了更多的信心。實(shí)現(xiàn)了 UART 設(shè)置的系統(tǒng)時(shí)鐘輸入，復(fù)位輸入 ,數(shù)據(jù)接收，數(shù)據(jù)發(fā)送，波特率發(fā)生器 。 測(cè)試圖如圖 7所示。 數(shù)碼顯示模塊 本課題中設(shè)計(jì)的所有模塊均采用 VHDL硬件描述語(yǔ)言進(jìn)行描述，在 Altera 公司的 MAXPLUS II 開發(fā)環(huán)境下進(jìn)行程序的編譯、邏輯綜合和仿真以及管腳分配，在 MarsEP1C3S Altera Cyclone FPGA開發(fā)板 (增強(qiáng)版 )上進(jìn)行驗(yàn)證。 接收模塊仿真及分析 UART 接收模塊的功能：時(shí)時(shí)檢測(cè)線路，當(dāng)線路產(chǎn)生下降沿時(shí)，即認(rèn)為線路有數(shù)據(jù)傳輸，啟動(dòng)接收數(shù)據(jù)進(jìn)程進(jìn)行接收，按從低位到高位接收數(shù)據(jù)。 用 Quartus II 軟件建立工程機(jī)頂層文件，編譯輸入各個(gè)參數(shù)數(shù)據(jù)，并進(jìn)行波形仿真。以波特率 p為 9600為例，系統(tǒng)時(shí)鐘為 1MHz，則分頻系數(shù)為 1000000/(16*9600) = 。 接收過程：當(dāng) UART 模塊檢測(cè)到有新數(shù)據(jù)（ RS232C總線傳輸線的起始位）就會(huì)觸發(fā)接收流程。 4 初 始 化等 待 發(fā) 送 命 令發(fā) 送 起 始 位等 待 1 6 個(gè) 波 特 率 時(shí) 鐘數(shù) 據(jù) 位 是 否 發(fā) 送完 ？發(fā) 送 1 6 個(gè) 波 特 率 時(shí) 鐘 的停 止 信 號(hào) 發(fā) 送 完 成發(fā) 送 命 令 是 否 取消 ？串 行 發(fā) 送 數(shù) 據(jù) 位YYYNNN 圖 2 發(fā)送模塊流程圖 接收模塊設(shè)計(jì) UART 是異步傳輸接口，沒有時(shí)鐘信號(hào)同步。 9600Hz的時(shí)鐘信號(hào)驅(qū)動(dòng) 10bit 的一位計(jì)數(shù)器，將數(shù)據(jù)總線上載入的 8bit 數(shù)據(jù)加上起始位和停止位后由低到高依次移除。 發(fā)送模塊設(shè)計(jì) 串行發(fā)送數(shù)據(jù)時(shí)每秒鐘發(fā)送的比特個(gè)數(shù)稱之為波特率，常用串行口波特率有 9600、 19200、 115200等
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