【正文】 復位 無 — — 復位時保存在 R14_svc中的值不可預知。計算返回地址 STMFD SP!,{R0R3,LR} 。 2021617 41/95 在異常處理結束后，異常處理程序 完成以下動作： 程序 A IRQ服務程序 系統(tǒng)模式 IRQ模式 程序 寄存器組 異常返回（退出）過程 LR_sys SPSR_irq LR_irq LR PC CPSR SPSR SYS 1 ? 0 . . . ? ? ? ? MOD T F I . . . N Z C V ?將 SPSR寄存器的值復制回 CPSR寄存器； ?將 LR寄存的值減去一個偏移量后復制到 PC寄存器，跳轉到被中斷的用戶程序。 2021617 36/95 軟件中斷異常（ SWI） ? 執(zhí)行指令 SWI可進入軟件中斷異常； ? 該異常使處理器從用戶模式進入管理模式，通常用于請求一個特定的 管理函數(shù) （即調用系統(tǒng)功能函數(shù)）。 ? 對于最大的 IRQ延遲，其計算與 FIQ的類似。 Tfiq為 2個處理器周期。在零等待狀態(tài)的系統(tǒng)中，Tldm為 20個處理器周期。 34/95 中斷延遲 ? 當允許 FIQ中斷時，最壞情況下 FIQ的中斷延遲由以下幾部分組成，即 – ① Tsyncmax(請求通過同步器的最長時間 )。在一個特權模式中可通過置位 CPSR中的 I 位來禁止 IRQ。 ? 數(shù)據(jù)中止時，數(shù)據(jù)訪問被記為無效，中止程序應根據(jù)中止原因作出處理，使數(shù)據(jù)可以被訪問。CPSR和 SPSR可通過特殊指令（ MRS/MSR）進行訪問。 具體的規(guī)則取決于內核結構的版本： ? 在 V3及以下版本中，寫入 R15的值的最低兩位被忽略，因此跳轉地址由指令的實際目標地址（寫入 R15的值）和 0xFFFFFFFC相與得到； ? 在 V4及以上版本中，寫入 R15的值的最低兩位如果不為 0，結果將不可預測。將 正在譯碼的指令的地址 保存在 R1中 STR PC,[R0] 。 – R15的值是處理器正在取指的指令地址。區(qū)別在于有些異常有一個小 常量偏移 。這樣在發(fā)生 FIQ中斷后，可以加速 FIQ的處理速度。 系統(tǒng)模式是特權模式，操作系統(tǒng)在該模式下訪問用戶模式的寄存器就比較方便，而且操作系統(tǒng)的一些特權任務可以使用這個模式訪問一些受控的資源。 未定義 ( ) 中止 ( t) 管理 ( ) 中斷 (ir ) 快中斷 (fi ) 系統(tǒng) ( ) 管理 這五種模式稱為 異常模式 。從 Arm狀態(tài)切換到 Thumb狀態(tài) LDR R0,=Lable+1 BX R0 。 ARM編程模型 ARM處理器的工作狀態(tài) ARM狀態(tài) 執(zhí)行 32位字方式的 ARM指令 Thumb狀態(tài) 執(zhí)行 16位半字方式的 Thumb指令 (P220) Jazelle狀態(tài) 執(zhí)行可變長的、以字節(jié)為單位的 Jazelle（ Java）指令 (P220) 注意： 1. 處理器 復位 后處于 ARM狀態(tài) ； 異常處理 時進入 ARM狀態(tài)； Thumb狀態(tài)進入異常，則 異常返回仍然自動轉換到 Thumb狀態(tài) 。 ARM10E ARM1020E：帶 DSP指令集，在片調試功能，獨立的 32KB數(shù)據(jù)和指令Cache， MMU支持； ARM1022E：與 ARM1020E相同，只是獨立的數(shù)據(jù)和指令 Cache變?yōu)?16KB； ARM1026EJS：同時具有 MPU和MMU，可綜合版本； ?帶分支預測的 6級整數(shù)流水線； ?在 430MIPS（ Dhrystone ）； ?對于 3D圖形運算和實時控制采用 VFP協(xié)處理器，浮點運算性能最高可達 650MFLOPS； ?雙 64位 AMBA總線接口和 64位內部總路線接口； ?優(yōu)化的緩存結構提高了處理器訪問低速存儲器的性能； ?可在 , , 現(xiàn) ARM11 ARM11 MPCore：可綜合的多處理器核， 1至 4個處理器可配置； ARM1136J(F)S：可配置的數(shù)據(jù)和指令 Cache，可提供 的 MPEG4編碼加速功能； ARM1156T2(F)S：帶集成浮點協(xié)處理器，帶內存保護單元MPU ； ARM1176JZ(F)S：帶針對CPU和系統(tǒng)安全架構擴展的TrustZone技術。 ARM9 ARM920T：帶有獨立的16KB 數(shù)據(jù)和指令 Cache； ARM922T：帶有獨立的 8位KB 數(shù)據(jù)和指令 Cache； ARM940T–包括更小數(shù)據(jù)和指令 Cache和一個 MPU ? 基于 ARM9TDMI ，帶 16位的 Thumb指令集，增強代碼密度最多到 35%； ? 在 300MIPS（ Dhrystone ）； ? 集成了數(shù)據(jù)和指令 Chche； ? 32位 AMBA總線接口的 MMU支持； ? 可在 、 硅芯片上實現(xiàn)。 ARM公司的特點是 只設計而不生產 。它將 技術授權 給世界上許多著名的半導體、軟件和 OEM廠商，并提供服務。 ARM處理器（核）簡介 2021617 16/95 ARM9E ARM926EJS： Jazelle 技術，有MMU，可配置的數(shù)據(jù)和指令Cache,TCM接口； ARM946ES：可配置的數(shù)據(jù)和指令Cache及 TCM。 ?增強的 Thumb、 Jazelle、 DSP擴展支持； ?帶片上和系統(tǒng)安全 TrustZone 技術支持 ； ?在 550MHz； ?MPCore在 740MIPS（ Dhrystone ）； ?支持多媒體指令 SIMD； ?采用三種電源模式：全速 /待命 /休眠 ?集成 DMA的 TCM ?低功耗、高性能。 不影響工作模式及寄存器 內容。從 Thumb狀態(tài)切換到 ARM狀態(tài) LDR R0,=Lable BX R0 地址最低位為 1，表示切換到 Thumb狀態(tài) 地址最低位為 0，表示切換到 ARM狀態(tài) 跳轉地址標號 ,最低 2bit為 0 2021617 21/95 處理器模式 說明 備注 用戶 (usr) 正常程序執(zhí)行模式 不能直接切換到其它模式 系統(tǒng) (sys) 運行操作系統(tǒng)的特權任務 與用戶模式類似，但具有可以直接切換到其它模式等特權 快中斷 (fiq) 支持高速數(shù)據(jù)傳輸及通道處理 FIQ異常響應時進入此模式 中斷 (irq) 用于通用中斷處理 IRQ異常響應時進入此模式 管理 (svc) 操作系統(tǒng)保護模式 系統(tǒng)復位和軟件中斷響應時進入此模式 中止 (abt) 用于支持虛擬內存和 /或存儲器保護 在 ARM7TDMI沒有大用處 未定義 (und) 支持硬件協(xié)處理器的軟件仿真 未定義指令異常響應時進入此模式 ARM處理器的運行模式 除用戶模