【正文】 本文引用了 數(shù)位學(xué)者的研究文獻(xiàn)，如果沒有各位學(xué)者的研究成果的幫助和啟發(fā)，我將很難完成本篇論文的寫作。尤其要強(qiáng)烈感謝我的論文指導(dǎo)老師 —XXX 老師，在每次設(shè)計遇到問題時老師不辭辛苦的講解才使得我的設(shè)計順利的進(jìn)行。 本文依據(jù)基本 CMOS 集成運(yùn)算放大電路的設(shè)計指標(biāo)及電路特點(diǎn)，繪制了基本電路圖，用 Spectre 進(jìn)行仿真模擬，從模擬的結(jié)果中推導(dǎo)出各個參量和其決定因素之間的關(guān)系，從而確定出符合設(shè)計指標(biāo)所的版圖幾何尺寸以及工藝參數(shù)，建立出從性能指標(biāo)到版圖設(shè)計的優(yōu)化路徑。第二，需要對電路的制造過程非常熟悉 —— 即對在工藝中如何制造每一個部件及如何用它們了如指掌。中間級是整個放大電路的主放大器，其作 用是使集成運(yùn)放具 有較強(qiáng)的放大能力，多采用共射或共源放大電路，一般以恒流源作為負(fù)載。輸入級又稱為前置級，它往往是一個雙端輸入的高性能差分放大電路。 第 6章 總 結(jié) 集成電路是一種將“路”和“管”緊密結(jié)合的器件，它以半導(dǎo)體單晶硅為芯片，采用專門的制造工藝，把晶體管，場效應(yīng)管，二極管，電阻和電容等元件及他們之間的連線所組成的完整電路制作在一起，使之具有特定的功能。 共心技術(shù)對減少在集成電路中存在的熱或工藝的線性梯度影響非常有效。我們將每個管子一分為二，然后把他們按通過一共心點(diǎn)的對角線方向布置。 差動放大器要求很好的對稱性和匹配性。例如， PMOS 晶體管和 NMOS 晶體管的擴(kuò)散區(qū)或有源區(qū)是同時被確定的 。無論是在垂直方向還是再水平方向上都需要進(jìn)行隔離，以此來避免個別電氣節(jié)點(diǎn)之間產(chǎn)生“短路”現(xiàn)象。 版圖設(shè)計 在畫版圖之前，我們先回顧下版圖的分層與連接。在 Library path file 中，是系統(tǒng)自建的 library path file 文件的路徑及名稱。如果只建立進(jìn)行 SPICE 模擬的線路圖， Technology 部分選擇 Don’t need a techfile 選項。 New菜單項的子菜單下有 Library、 Cellview 兩項。 icfb調(diào)出 Cadence 軟件。并根據(jù)仿真結(jié)果對 CMOS 運(yùn)放做了簡單修改以使其達(dá)到設(shè)計目標(biāo)。可以看出， PSRR 在高頻處開始退化，這也是兩級無緩沖運(yùn)算放大器的缺點(diǎn)。繪制電路圖時，無法體現(xiàn)由于制造產(chǎn)生的不對稱性，因此采用保留余量的方法。因為單位增益結(jié)構(gòu)的反饋?zhàn)畲?，從而?dǎo)致最大的環(huán)路增益，所以能用做最壞情況測量，因此采用這種結(jié)構(gòu)來測量轉(zhuǎn)換速率和建立時間。 圖 測量電源抑制比的原理圖 圖 （ a） 正 PSRR 的測試結(jié)果 圖 （ b）負(fù) PSRR 的測試結(jié)果 我們可以計算出低頻下正電源抑制比（ PSRR+）為 ，負(fù)電源抑制比為（ PSRR）為 。 電源電壓抑制比測試 因為在實際使用中的電源也含有紋波，在運(yùn)算放大器的輸出中引入很大的噪聲，為了有效抑制電源噪聲對輸出信號的影響，需要了解電源上的噪聲是如何體現(xiàn)在運(yùn)算放大器的輸出端的。 圖 測量輸出電壓范圍的原理圖 圖 圖 測量增益與相位裕度 相位裕度是電路設(shè)計中的一個非常重要的指標(biāo)，用于衡量負(fù)反饋系統(tǒng)的穩(wěn)定性，并能用來預(yù)測閉環(huán)系統(tǒng)階躍相應(yīng)的過沖，定義為：運(yùn)放增益的相位在增益交點(diǎn)頻率時（增益幅值等 1 的頻率點(diǎn)位增益交點(diǎn)），與 180176。如：我們在仿真運(yùn)放的頻率特性時，所設(shè)計的仿真電路是建立在輸入源的輸出電阻為零（或很?。┑幕A(chǔ)之上，此時仿真出的運(yùn)放穩(wěn)定性很好，但如果實際電路前級的輸出電阻不為零（ 此時應(yīng)考慮運(yùn)放輸入級的寄生電容），這時，在做實際電路的瞬態(tài)仿真時，會發(fā)現(xiàn)輸出有較大的過沖，瞬態(tài)仿真必不可少！而且，每一個 AC、 DC 分析結(jié)果都可以用瞬態(tài)仿真加以驗證。還簡單介紹了兩級 CMOS 運(yùn)放的優(yōu)點(diǎn)。 此外從電流與電壓轉(zhuǎn)換角度對電路進(jìn)行分析也許更便于理解。 M7 就是一 個簡單的輸入管， M8 嚴(yán)格來說他更多是承擔(dān)一個穩(wěn)定基極電流，是 M5 的偏置電流更穩(wěn)定。 圖 差分對 M1， M2 就是一個差分對。 本次在畫版圖時，把整個電路分成 5 個部分，其中差動放大器這部分又分成兩個小不封，如圖 所示 圖 差動放大器 這是一個差動放大器，其作用是差分輸入、電位移動、雙端到單端轉(zhuǎn)換及提供增益。這樣在共源共柵結(jié)構(gòu)的增益與輸出電壓范圍相矛盾。 兩級 CMOS 運(yùn)算放大器優(yōu)點(diǎn)： 單級運(yùn)算放大器輸出對管產(chǎn)生的小信號電流直接流過輸出阻抗，因此單級電路增益被抑制在輸出對管的跨導(dǎo)與輸出阻抗的乘積。要用補(bǔ)償來穩(wěn)定閉環(huán)特性 圖 運(yùn)算放大器框圖 理論上說，運(yùn)放的差模電壓增益為無限大，輸入阻抗也是無限大，輸出阻抗為零。通 常，整個電路的增益，一大部分是由輸入差分級提供的，它還可以改善噪聲性能和每降低輸入失調(diào)。最后對 CMOS 的版圖設(shè)計做了初步的介紹。為了減小 S,D,G 區(qū)面積，溝道寬度 W 大的 MOS管，多采用 U 形柵布局。對于電源線和地線，必須保證足夠的寬度，且應(yīng)是 網(wǎng)狀或枝狀布滿整個芯片。在硅柵 MOS 集成電路中，主要的布線是鋁線和多晶硅線，通常是以一種作為水平方向布線，而另外一種作為垂直方向的布線。由于 CAD 已廣泛用于集成電路的版圖設(shè)計，所以在設(shè)計中應(yīng)盡量使用重復(fù)單元，以便于計算輔助設(shè)計和差錯。布局是否合理將對許多指標(biāo)產(chǎn)生重要影響，考慮布局合理性的標(biāo)準(zhǔn)是：各引出端的分布是否與有關(guān)電路兼容（既要通用）；有特要求的單元（如輸入對管等）是否作了合理的 安排；布局是否緊湊；溫度分布是否合適。 下面給出了和 MOS 管相關(guān)的 Active 層、 Poly 層、 Sub 層和 Contact 層主要的設(shè)計規(guī)則。所有的這些約束條件合在一起就是畫版圖時需要遵守的設(shè)計規(guī)則。各層圖形之間滿足一定的尺寸和相對位置的約束。 c. 蒸發(fā)鋁金屬層。 （ 2）確定有源區(qū) a. 2 掩膜版，確定有源工作區(qū)； b. 有源區(qū)表面熱生長薄氧化層約 500 （ 3）確定多晶硅柵 a. 3 掩膜版，確定多晶硅區(qū)； b. 淀積多晶硅。這些材料包括多晶硅、隔離互連層的絕緣材料以及作為互連的金屬層。 離子注入 在制造 過程的許多工序中，都必須對晶片進(jìn)行選擇性摻雜。這一系列操作的過程就稱為完成了一次光刻的流程。此外，在晶片上涂一層薄層光照后刻蝕特性會發(fā)生變化的“光刻膠”。在大多數(shù) CMOS 工藝中，晶片的電阻率為 到 .cm，厚度約為 500 到 1000um。由此，一個能夠切成薄晶片的大單晶“棒”就完成了。 圖 硅工藝分類 CMOS 工藝的一些主要步驟 CMOS 工藝在一開始所用到的晶片都必須是具有高質(zhì)量的。 設(shè)計集成電路最常采用的兩種工藝是雙極工藝和 MOS 工藝。 表 21 版圖中層的定義 層名 含義 N Well N 阱， PMOS 管在 N 阱 中制造 Deep N Well 深 N 阱，做在 P 型襯底上，在深 N 阱內(nèi)做 P 阱 P Well P 阱，做在深 N 阱內(nèi)，和 P 型襯底隔離。 由于集成電路是按層制作出來的，而版圖是表示電路實際構(gòu)造的，也就需要不同的層來表示器件、電路的結(jié)構(gòu)以及連接。而在 MOS 管的每一層的制作中又包含若干個步驟。實際上，它們是一層一層從下到上疊在一起的。不同的顏色圖案層疊起來，從平面圖上反應(yīng)著立體的存在。使我們對設(shè)計模擬集成電路有了初步的了解。將仿真結(jié)果與設(shè)計參數(shù)進(jìn)行比較，如不滿足設(shè)計指 標(biāo)要求，則修改版圖，再提取參數(shù)、仿真對比，知道滿足需要為止。 任務(wù)分配 （ 1）第 3 周：資料收集及整理。 （ 4）方案論證與比較。從而為下一次的電路設(shè)計做準(zhǔn)備。 最 后是對完成的芯片進(jìn)行一些測試。所謂電路原理圖是指器件符號與連線的抽象關(guān)系的表示，并不是實際中的電路連接，因此我們必須將電路原理圖轉(zhuǎn)化為具有實際物理意義的版圖，從而確定出電路各器件以及連線的真實形狀。這里要對電路的各個主要性能進(jìn)行仿真，對不符合要求的參數(shù)進(jìn)行修改，并重新仿真。在這里設(shè)計者要對目標(biāo)有清晰透徹的理解，并可通過一些方法如建模等對目標(biāo)的可實現(xiàn)性進(jìn)行驗證，從而使后續(xù)工作能夠順利的進(jìn)行。下面對每一步的工作進(jìn) 行簡單的說明。運(yùn)算放大器的版圖設(shè)計，是模擬集成電路版圖設(shè)計的典型，利用 Spectre 對設(shè)計初稿加以模擬，然后對不符合設(shè)計目標(biāo)的參數(shù)加以修改，重復(fù)這一過程，最終得到優(yōu)化設(shè)計方案。最后的模擬驗證是將包含有寄生效應(yīng)的整個電路加進(jìn)輸入信號。在設(shè)計的規(guī)則檢查中包括了 ERC 檢查的規(guī)則，一般來說只需要 LVS 和后仿真能夠通過， ERC 都不會有問題，所以 ERC 驗證不經(jīng)常出現(xiàn)，而廠家也就不會提供出 ERC 的規(guī)則文件。 Layout Versus Schematic）、電氣規(guī)則的檢查（ ERC。在此過程中要求芯片的生產(chǎn)廠家提供出可以模擬庫文件以便用于仿真。 模擬集成電路設(shè)計過程可以分為 倆 大 部分 設(shè)計的前端和后端 。然而， 卻要犧牲 成本費(fèi)用的其他性能如輸出幅度，速度和 功耗。所謂“高”，指的是對應(yīng)用，其增益已足夠了，通常增益范圍在 10~ 510 。運(yùn)算放大器（簡稱運(yùn)放）是許多混合信號系統(tǒng)和模擬系統(tǒng)中的一個組成部分。最后根據(jù)參數(shù)尺寸等進(jìn)行版圖設(shè)計以及驗證。不同層次的復(fù)雜的運(yùn)算放大器是用來實現(xiàn)多種功能 的： 高速放大或過濾的直流偏置。根據(jù)參數(shù)要求設(shè)計好電路后，在設(shè)計環(huán)境中輸入原理圖并對設(shè)計的電路進(jìn)行仿真，也就是對電路結(jié)構(gòu)、元件尺寸的設(shè)計、負(fù)載估計及布局前電路的模擬。一般來 說，模擬電路設(shè)計仍然需要手工進(jìn)行。集成電路的出現(xiàn)和迅速發(fā)展，徹底改變了人類文明和人們的日常生活。最后根據(jù)參數(shù)尺寸等完成了放大器的版圖設(shè)計以及版圖的DRC、 LVS 驗證。 摘 要 集成電路掩膜版圖設(shè)計是實現(xiàn)電路制造所必不可少的設(shè)計環(huán)節(jié)，它不僅關(guān)系到集成電路的功能是否正確，而且也會極大程度地影響集成電路的性能、成本與功耗。 關(guān)鍵詞 ： 集成電路，運(yùn)算放大器，版圖設(shè)計，仿真 ABSTRACT Integrated circuit layout design is an essential design part to realize circuit mask manufacturing, it is not only related to the integrated circuit to function correctly, but also can greatly affect the performance of the integrated circuit, the cost and the power on the basic CMOS integrated operational amplifier circuit characteristic and design target, we have rendered the basic circuit diagram, and simulation by Spectre, the simulated results are derived parameters and their relationship between determining factors, thereby defining a line with the design target domain size and processing parameters, finally we builded an optimization from the performance