【正文】 end process。) then 現(xiàn)代電子與系統(tǒng)設計總結(jié)報告 24 if(y=1000000000000000000000000 or y=1111111111111111111111111) then y=0000000000000000000000000。 end yanshi。 use 。 end if。 ARCHITECTURE xuanze_architecture OF xuanze IS BEGIN process(a) begin if(a=39。 q1: in std_logic。 LIBRARY ieee。 else q=q1。 END xuanze。 ENTITY xuanze IS PORT ( a : IN STD_LOGIC。 END xianshi_architecture。 when OTHERS = y1=0110000。 when 1001 = y1=1111110。 when 0111 = y1=1111110。 when 0101 = y1=1111110。 when 0011 = y1=1111110。 when 0001 = y1=1111110。 y0 : OUT STD_LOGIC_VECTOR(6 downto 0) )。 USE 。 end if。139。 q : buffer STD_LOGIC_VECTOR(1 downto 0) )。 LIBRARY ieee。 end if。 end if。 else q=q1。139。139。 q(2)=d2。 END jishu。 reset : IN STD_LOGIC。 USE 。 end if。139。039。 clk : IN STD_LOGIC。 現(xiàn)代電子與系統(tǒng)設計總結(jié)報告 19 （ 6） jishu LIBRARY ieee。 end if。 begin process(clk) begin if(clk39。 entity fenpin is port ( clk: in std_logic。 end behave。 when OTHERS = y=yyi0。 when 01 = y=yjia0。 pianxuan: out std_logic_vector(3 downto 0) 現(xiàn)代電子與系統(tǒng)設計總結(jié)報告 18 （ 4） fenpin （ 5） jifen )。 use 。 end process。) then if(y=11) then y=00。 end dongtaixianshi1。 use 。 end if。event and clk=39。 clk : IN STD_LOGIC。 y1[7] pin_49 D207 y1[6] pin_48 D206 y1[5] pin_47 D205 y1[4] pin_42 D204 y1[3] pin_41 D203 y1[2] pin_40 D202 y1[1] pin_38 D201 y[6] pin_81 a 顯示計分 y[5] pin_82 b y[4] pin_83 c y[3] pin_84 d y[2] pin_85 e y[1] pin_86 f y[0] pin_87 g pianxuan[3] pin_91 S0 pianxuan[2] pin_92 S1 pianxuan[1] pin_99 S6 pianxuan[0] pin_100 S7 現(xiàn)代電子與系統(tǒng)設計總結(jié)報告 16 四、 附件 完整電路圖 各個自制元件的 VHDL程序 （ 1） dchufaqi LIBRARY ieee。 reset1 pin_34 S206 裁判，撥盤開關先撥到左邊后撥到右邊即為分配發(fā)球權(quán) 。 符號 分配引腳 名稱 備注 in1 pin_27 K201 選手甲，按下即為擊球 。 程序下載方法采用 ByteBlaster。 end process。pianxuan=1101。pianxuan=0111。 y: out std_logic_vector(6 downto 0)。 use 。 end if。139。 y: buffer std_logic_vector(1 downto 0) 現(xiàn)代電子與系統(tǒng)設計總結(jié)報告 14 dongtaixianshi2 的 VHDL 語言： )。 library ieee。 end if。event and clk=39。 y: buffer std_logic_vector(24 downto 0) )。 clk y[ 24..0]ya nshiinst7library ieee。 else q=q。 圖形： VHDL 語言： process(clk) begin if(clk39。 q : buffer STD_LOGIC )。 USE 。 end if。 ARCHITECTURE xuanze_architecture OF xuanze IS BEGIN process(a) begin if(a=39。 q1: in std_logic。 clk q[1..0]jishu2inst4現(xiàn)代電子與系統(tǒng)設計總結(jié)報告 11 xuanze dchufaqi LIBRARY ieee。 end if。event and clk=39。 ENTITY jishu2 IS PORT ( clk : IN STD_LOGIC。 現(xiàn)代電子與系統(tǒng)設計總結(jié)報告 10 設置裁判復位信號 reset，在每局結(jié)束后將雙方得分清零。