【導(dǎo)讀】專業(yè)年級：電子信息科學(xué)與技術(shù)專業(yè)

　　

【正文】 表 26 量程范圍選擇 Table 26 RangeSelect Bits 數(shù)字接 口 用于完成以下功能 ： 選擇單端或真差分輸人通道配置 選擇單極性或雙極性輸人范圍 選擇工作模式： 外部時鐘 （ 模式 0） 外部采樣（模式 1） 內(nèi)部時鐘（模式 2） DIF/ SGL R2 R1 R0 MODE 0 0 0 0 No Range Change* 0 0 0 1 SingleEnded Bipolar 3V to +3V FullScale Range (FSR) = 6V 0 0 1 0 SingleEnded Unipolar 6V to 0 FSR = 6V 0 0 1 1 SingleEnded Unipolar 0 to +6V FSR = 6V 0 1 0 0 SingleEnded Bipolar 6V to +6V FSR = 12V 0 1 0 1 SingleEnded Unipolar 12V to 0 FSR = 12V 0 1 1 0 SingleEnded Unipolar 0 to +12V FSR = 12V 0 1 1 1 DEFAULT SETTING SingleEnded Bipolar 12V to +12V FSR = 24V 1 0 0 0 No Range Change** 1 0 0 1 Differential Bipolar 6V to +6V FSR = 12V 1 0 1 0 Reserved 1 0 1 1 Reserved 1 1 0 0 Differential Bipolar 12V to +12V FSR = 24V 1 1 0 1 Reserved 1 1 1 0 Reserved 1 1 1 1 Differential Bipolar 24V to +24V FSR = 48V 吉林農(nóng)業(yè)大 學(xué)本科畢業(yè)設(shè)計 21 復(fù)位（模式 4） 局部關(guān)斷模式（模式 6） 完全關(guān)斷模式（模式 7） 啟動轉(zhuǎn)換和讀取結(jié)果 片選 （ CS ） ： 主機通過 CS 使能與 MAX1301 之間的通信 ， 當 CS 為低時，數(shù)據(jù)在SCLK 的 上 升沿由 DIN 同步移人器件，并且數(shù)據(jù)在 SCLK 的 下 降沿從 DOUT 同步移出器件 。 當 CS 為高時，將忽略 SCLK 和 DIN 的狀態(tài)變化，此時 DOUT 為高阻態(tài)，所以允許其它外圍設(shè)備共享 DOUT 線 。 由于 SSTRB 永遠都不會是高阻態(tài)，因此其它設(shè)備不能共享該 信號線 。 轉(zhuǎn)換狀態(tài)指示（ SSTRB）： 如圖 212 和圖 213 所示， SSTRB 變高時表示 ADC 已經(jīng)完成了一次轉(zhuǎn)換，并且主機攤以讀取已準備好的結(jié)果 。 SSTRB 在外部時 鐘模式下（圖211）始終保持低電平，因此 可 以不連接 。 SSTRB 會被驅(qū)動為高電平或低電平，與 CS 的狀態(tài)無關(guān)，因此其它外部設(shè)備不能共享 SSTRB。 起始位： 如表 25 所示，使用 3 種輸人數(shù)據(jù)字格式與 MAX1301 進行通信 。 每一個輸人數(shù)據(jù)字均由一個起始位 開始。 該起始位定義為： CS 為低時， 同 步移人 DIN 的第一個邏輯高電平位， 同 時需符合下列條件之一 ： 器件未進行數(shù)據(jù)轉(zhuǎn)換，且先前轉(zhuǎn)換的所有數(shù)據(jù)均己從 DOUT 移出 。 器件配置為外部時鐘模式 （ 模式 0） ，且先前的轉(zhuǎn)換結(jié)果位 B13— B1 已經(jīng)從 DOUT 移出 。 器件配置為外部采集模式 （ 模式 1） ，且先前的轉(zhuǎn)換結(jié)果位 B13— B5 已經(jīng)從 DOUT 移出 。 器件配置為內(nèi) 部時 鐘模式（模式 2） ，且先前的轉(zhuǎn)換結(jié)果位 B13— B2 已經(jīng)從 DOUT 移出 。 輸出數(shù)據(jù)格式： 在 SCLK 的下降沿，輸出數(shù)據(jù)以偏移二進制碼的格式從 DOUT 同步輸出，井且 MSB 在前 （ B13）。 配置模擬輸入： 每一個模擬輸人都提供兩個配置參數(shù)： 單端或真差分輸 入 。 輸人電壓范圍 圖 218 模擬輸入配置字節(jié)和模式控制字節(jié)的時序 Fig. 218 Analog Input Configuration Byte and ModeControl Byte Timing 吉林農(nóng)業(yè)大 學(xué)本科畢業(yè)設(shè)計 22 圖 219 DOUT 和 SSTRB 時序 Fig. 219 DOUT and SSTRB Timing Timing 這些參數(shù) 可 用表 22 所示的模擬輸人配置字節(jié)來進 行配置 。 每一個模擬輸 入 都有一個專 門的 寄存器用于存儲其輸 入 配置信息 。圖 218 所示的時序圖說明了如何寫模擬輸人配置寄存器 、圖 219 給出了 DOUT 和 SSTRB 的時序 。 傳輸函數(shù)： ADC 的傳輸 函 數(shù)定義了模擬輸 入 電壓和數(shù)字輸出代碼之間的關(guān)系 ,該傳輸函數(shù)取決于下列因素： 模擬輸人電壓范圍 單端或差分配置 基準電壓 ADC 傳輸 函 數(shù)坐標軸的單位通常采用最低有效位（ LSB）。 對于 MAX1301, LSB 采用 公式 3 進行計算 ： （公式 3） 其中 N 是位數(shù) （ N=14） , FSR 為滿量程范圍（見圖 216 和圖 217）。 模 式控制： MAX1301 包含 1 個字節(jié)寬度的模式控制寄存器 。 模式控制字節(jié)的格式如表 所示 。 利用模式控制字節(jié)來選擇轉(zhuǎn)換方式，控制 MAX1301 的功率模式 。 選擇轉(zhuǎn)換方式： 利用模式控制字節(jié)選擇轉(zhuǎn)換方式，并使用轉(zhuǎn)換啟動命令 （參 見表 2圖 21圖 212 和圖 213）來啟動轉(zhuǎn)換 。 MAX1301 采用下列三種方法之一將模擬信號轉(zhuǎn)換成數(shù)字信號 ： ① 外部時鐘模式，模式 0（圖 211） 最高吞吐速率 。 用戶控制采樣時間 。 轉(zhuǎn)換期間 CS 保持低電平 。 在整個 ADC 轉(zhuǎn)換 期間和從 DOUT 讀取數(shù)據(jù)過程中，均由用戶提供 SCLK。 ② 外部采集模式，模式 1(圖 212) 最低吞吐速率 。 用戶控制采樣時間 。 用戶提供 2 個字節(jié)的 SCLK，然后將 CS 驅(qū)動為高電平，可在 ADC 轉(zhuǎn)換期間減輕處理器的負擔 .。 在 SSTRB 變高之后，用戶提供 2 個字節(jié)的 SCLK，并讀取 DOUT 數(shù)據(jù)。 ③ 內(nèi)部時鐘模式，模式 2（圖 213） 高 吞 吐速率 。 1 2 4 .0 9 6REFNFSR VLS B V?? ?吉林農(nóng)業(yè)大 學(xué)本科畢業(yè)設(shè)計 23 內(nèi)部時鐘控制采樣時間 。 用戶提供 1 個字節(jié)的 SCLK，然后將 CS 驅(qū) 動為高電平，可在 ADC 轉(zhuǎn)換時減輕處理器的負擔 。 在 SSTRB 變高之后，用戶提供 2 個字節(jié)的 SCLK，并讀取 DOUT 數(shù)據(jù) 。 外部時鐘模式： MAX1301 工 作在外部時鐘模式時，可獲得最快的 吞 吐速率 。 SCLK既控制模擬信號的采集，也控制模擬信號的轉(zhuǎn)換，便于精確控制采集模擬信號的時間在SCLK 的第 14 個下降沿 開 始模擬輸人采樣（圖 211）。 外部時鐘模式下，由于采用 SCLK 驅(qū)動轉(zhuǎn)換，為轉(zhuǎn)換提供時鐘時 SCLK 頻率應(yīng)該保持恒定 ， 最低的 SCLK 頻率也能夠避免內(nèi)部采樣電容上的電壓在轉(zhuǎn)換期間發(fā)生跌落 。 外部時鐘模式下， SSTRB 保持低電平，因此，如果 MAX1301 一直工作在外部時鐘模式下， SSTRB 可 以不接 。 外部采樣模式 （模式 1） ： 采用外部采集模式時， 吞 吐速率最低 。 在外部采集模式 下，SCLK 控制模擬信號的采集，便于精確控制采樣模擬信號的時間 。 內(nèi)部時鐘控制模擬輸入 電壓的轉(zhuǎn)換在 SCLK 的第 16 個 下 降沿進行模擬輸 入 采樣 （圖 212）。 對于外部采集模式， CS 必須在開始的 15 個時鐘周期內(nèi)保持低電平，然后在第 16個時鐘周期的下降沿或之后變?yōu)楦唠娖?，如圖 212 所示 ，要 獲得最佳性能，轉(zhuǎn)換期 間將 DIN 和 SCLK 置為空閑狀態(tài) 。 仔細進行電路板布局，使轉(zhuǎn)換期間 DIN 和 SCLK 的狀態(tài)變化對轉(zhuǎn)換結(jié)果的影響極小 。 轉(zhuǎn)換完成后， SSTRB 變高，可拉低 CS 以讀取轉(zhuǎn)換結(jié)果 。 在隨后對應(yīng)起始位的 SCLK上 升沿， SSRTRB 返回低電 平。 內(nèi)部時鐘模式（模式 2）： 內(nèi)部時鐘模式 下 ，內(nèi)部時鐘控制模擬信號的采集和轉(zhuǎn)換 。內(nèi) 部 時鐘在 SCLK 的第 8 個下降沿后 100ns 到 400ns 之間啟動，速率大約為 。在內(nèi)部時鐘信號的第 11 個下降沿開始對模擬輸人采樣（圖 213）。 對于 內(nèi)部時鐘模式， CS 在開始的 7 個 SCLK 時鐘周期內(nèi)必須保持低電平，然后在第 8 個 SCLK 時鐘周期的下降 沿 或之后變?yōu)楦唠娖?。 轉(zhuǎn)換完成后， SSTRB 變?yōu)楦唠娖?，可以拉?CS 并讀取轉(zhuǎn)換結(jié)果 。 在隨后對應(yīng)起始位的 SCLK 上升沿， SSTRB 返回低電平 。 復(fù)位（模式 4）： 如表 28 所示，設(shè)置 M[2:0]=100 時 將 MAX1301 復(fù)位至缺省狀態(tài) 。缺省狀態(tài)是： 每 一個通道都配置為 177。12V、雙極性、單端轉(zhuǎn)換方式，并且采用外部時鐘模式 （模式 0）。 局部關(guān)斷模式 （模式 6）： 如表 210 所示，設(shè)置 M[2:0]=110 時，器件進人局部關(guān)斷模式 。 在局部關(guān)斷模式下，除了基準電壓產(chǎn)生電路和偏置電源外，器件所有的模擬部分全部關(guān)斷 。要 退出局部關(guān)斷模式，可 發(fā)出下列模式控制字節(jié)之一來改變模式 ： 外部時鐘模式控制字節(jié) 。 外部采集模式控制字節(jié) 。 內(nèi)部 時鐘模式控制字節(jié) 。 復(fù)位字節(jié)。 吉林農(nóng)業(yè)大 學(xué)本科畢業(yè)設(shè)計 24 完全關(guān)斷模式控制字節(jié) 。 這種作法可防止 MAX1301 在嘈雜的數(shù)字環(huán)境下，由于 CS 干擾而錯誤地從局部關(guān)斷模式退出 。 完全關(guān)斷模式（模式 7）： 當 M[2:0]=111 時，器件進人完全關(guān)斷模式，總電源電流下降到 1μA（典型值） 。 在完全關(guān)斷模式下，器件的所有模擬部分全部關(guān)斷 。 如果采用內(nèi)部基準，從完全關(guān)斷模式退出時，需在啟動轉(zhuǎn)換之前預(yù)留 10ms 的恢復(fù)時間，以保證內(nèi)部基準電壓穩(wěn)定 下來。要 退出完全關(guān)斷模式， 可發(fā)出 下列模式控制字節(jié)之一來改變該模式 ： 外部時鐘模式控制字節(jié) 。 外部采集模式控制字節(jié) 。 內(nèi)部時鐘模式控制字節(jié) 。 復(fù)位字節(jié) 。 局部關(guān)斷模式控制字節(jié) 。 這種方法 可以 防止 MAX1301 在嘈雜的數(shù)字環(huán)境下，由于 CS 干擾而錯誤地退出完全關(guān)斷模式 。 表 27 模式控制字節(jié) Table 27 ModeControl Byte 上電復(fù)位： MAX1301 上電 復(fù)位后即 進 入 采用外部時鐘模式的正常工作狀 態(tài)，所有電路都處于工作狀態(tài)（表 24 和表 28） 。 每一個模擬輸人通道（ CH0— CH7）均設(shè)置為單端轉(zhuǎn)換模式，輸人范圍為 177。12V（表 26）。 上電以后，應(yīng)該先讓電源穩(wěn)定下來 。 在電源穩(wěn)定之前，不要啟動轉(zhuǎn)換 。 另外，當CREF= 和 CREFCAP= 時，應(yīng)為內(nèi) 部 基準留出 10ms 的穩(wěn)定時間 。 更大的基準電容需要更長的穩(wěn)定時間 。 內(nèi)部和外部基準： MAX1301 可采用內(nèi)部基準或外部基準 。 基準電壓影響 ADC 的 FSR 如果要求的基準精度比內(nèi)部基準更高，和／或多個轉(zhuǎn)換器需要相同的基準電壓，則推薦使用外部 基準 。 位序號 位名稱 描述 7 START Start Bit. The first logic 1 after CS goes low defines the beginning of the modecontrol byte. 6 M2 ModeControl Bits. M[2:0] select the mode of operation 5 M1 4 M0 3 1 Bit 3 must be a logic 1 for the modecontrol byte. 2 0 Bit 2 must be a logic 0 for the modecontrol byte. 1 0 Bit 1 must be a logic 0 for the modecontrol byte. 0 0 Bit 0 must be a logic 0 for the modecontrol byte. 吉林農(nóng)業(yè)大 學(xué)本科畢業(yè)設(shè)計 25 表 28 模式控制位 M[2:0] Table 28 ModeControl Bits M[2:0] 內(nèi)部基準： MAX1301 內(nèi)含一個 帶隙基準 。 該帶隙基準通過一個標稱值為 5k?的電組連接到 REFCAP（ 如 圖 220）。 REFCAP 上 的電壓經(jīng)過緩沖，在 REFL 產(chǎn)生 基準電壓 。 當采用內(nèi)部基準時，應(yīng)用 或者更大的電容將 REFCAP 旁路到AGND1，同時用 或者更大的電容將 REF 外也旁路到 AGND1。 外部基準： 使用外部基準時，需將 REFCAP連接到 AVDD1以禁用內(nèi)部基準和基準緩沖器 。 AVDD1與REFCAP相連時， REF變?yōu)楦咦杩馆斎耍⒔邮芡獠炕鶞孰妷?。MAX1301的外部基準 電流取決于