數(shù)字電壓表的verilog程序-資料下載頁(yè)
2025-07-24 07:51本頁(yè)面
【正文】 t + 139。b1。 else count=0。endalways @(posedge clk_1k) begin case(count) //選擇掃描顯示數(shù)據(jù) 339。d0:disp_dat = d[11:8]。 //第一個(gè)數(shù)碼管 339。d1:disp_dat = d[7:4]。 //第二個(gè)數(shù)碼管 339。d2:disp_dat = d[3:0]。 //第三個(gè)數(shù)碼管 endcase case(count) //選擇數(shù)碼管顯示位 339。d0:dig_r = 839。b01111111。 //選擇第一個(gè)數(shù)碼管顯示 339。d1:dig_r = 839。b10111111。 //選擇第二個(gè)數(shù)碼管顯示 339。d2:dig_r = 839。b11011111。 //選擇第三個(gè)數(shù)碼管顯示 endcase case(count) 339。d0:seg_r[7]=0。 339。d1:seg_r[7]=1。 339。d2:seg_r[7]=1。 endcaseendalways @(disp_dat)begin case(disp_dat) //七段譯碼 439。h0:seg_r[6:0] = 739。b1000000。 //顯示0 439。h1:seg_r[6:0] = 739。b1111001。 //顯示1 439。h2:seg_r[6:0] = 739。b0100100。 //顯示2 439。h3:seg_r[6:0] = 739。b0110000。 //顯示3 439。h4:seg_r[6:0] = 739。b0011001。 //顯示4 439。h5:seg_r[6:0] = 739。b0010010。 //顯示5 439。h6:seg_r[6:0] = 739。b0000010。 //顯示6 439。h7:seg_r[6:0] = 739。b1111000。 //顯示7 439。h8:seg_r[6:0] = 739。b0000000。 //顯示8 439。h9:seg_r[6:0] = 739。b0010000。 //顯示9 default:seg_r[6:0] = 739。b1111111。 endcaseendendmodule//*********************************************************//** 數(shù)字電壓表頂層文件//*********************************************************
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