【正文】 ）；Xilinx的Foundation和ISE中也同樣含有自己的適配器。適配器最后輸出的是各廠商自己定義的下載文件，用于下載到器件中以實現(xiàn)設(shè)計。適配器輸出以下多種用途的文件。● 時序仿真文件，如MAX+plus II的SCF文件?！?適配技術(shù)報告文件?！?面向第三方EDA工具的輸出文件，如EDIF、VHDL或Verilog格式的文件?！?FPGA/CPLD編程下載文件，如用于CPLD編程的JEDEC、POF、ISP等格式的文件；用于FPGA配置的SOF、JAM、BIT等格式的文件。 下載器（編程器）把設(shè)計下載到對應(yīng)的實際器件，實現(xiàn)硬件設(shè)計。軟件部分一般都由可編程邏輯器件的廠商提供的專門針對器件下載或編程軟件來完成。 Quartus II概述由于本書給出的實驗是基于Quartus II的，其應(yīng)用方法和設(shè)計流程對于其它流行的EDA工具的使用具有一定的典型性和一般性，所以在此對它作一些介紹。Quartus II是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界最大可編程邏輯器件供應(yīng)商之一。Quartus II在21世紀(jì)初推出，是Altera前一代FPGA/CPLD集成開發(fā)環(huán)境MAX+plusII的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在Quartus，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進(jìn)行設(shè)計輸入、快速處理和器件編程。Altera的Quartus II 提供了完整的多平臺設(shè)計環(huán)境，能滿足各種特定設(shè)計的需要，也是單芯片可編程系統(tǒng)（SOPC）設(shè)計的綜合性環(huán)境和SOPC開發(fā)的基本設(shè)計工具，并為Altera DSP開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計提供了集成綜合環(huán)境。Quartus II設(shè)計工具完全支持VHDL、Verilog的設(shè)計流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。QuartusII也可以利用第三方的綜合工具，如Leonardo Spectrum、Synplify Pro、FPGA Compiler II，并能直接調(diào)用這些工具。同樣，Quartus II具備仿真功能，同時也支持第三方的仿真工具，如ModelSim。此外，Quartus II與MATLAB和DSP Builder結(jié)合，可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的關(guān)鍵EDA工具。QuartusII包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器（Analysis amp。 Synthesis）、適配器（Fitter）、裝配器（Assembler）、時序分析器（Timing Analyzer）、設(shè)計輔助模塊（Design Assistant）、EDA網(wǎng)表文件生成器（EDA Netlist Writer）和編輯數(shù)據(jù)接口（Compiler Database Interface）等?？梢酝ㄟ^選擇 Start Compilation來運行所有的編譯器模塊，也可以通過選擇Start單獨運行各個模塊。還可以通過選擇 Compiler Tool （Tools 菜單），在 Compiler Tool窗口中運行該模塊來啟動編譯器模塊。在 Compiler Tool 窗口中，可以打開該模塊的設(shè)置文件或報告文件，或打開其它相關(guān)窗口。此外，Quartus II還包含許多十分有用的LPM（Library of Parameterized Modules）模塊，它們是復(fù)雜或高級系統(tǒng)構(gòu)建的重要組成部分，在SOPC設(shè)計中被大量使用，也可在QuartusII普通設(shè)計文件一起使用。Altera提供的LPM函數(shù)均基于Altera器件的結(jié)構(gòu)做了優(yōu)化設(shè)計。在許多實用情況中，必須使用宏功能模塊才可以使用一些Altera特定器件的硬件功能。例如各類片上存儲器、DSP模塊、LVDS驅(qū)動器、PLL以及SERDES和DDIO電路模塊等。圖19中所示的上排是Quartus II編譯設(shè)計主控界面，它顯示了Quartus II自動設(shè)計的各主要處理環(huán)節(jié)和設(shè)計流程，包括設(shè)計輸入編輯、設(shè)計分析與綜合、適配、編程文件匯編（裝配）、時序參數(shù)提取以及編程下載幾個步驟。在圖19下排的流程框圖，是與上面的Quartus II設(shè)計流程相對照的標(biāo)準(zhǔn)的EDA開發(fā)流程。Quartus II編譯器支持的硬件描述語言有VHDL（支持VHDL’87及VHDL’97標(biāo)準(zhǔn)）、Verilog HDL及AHDL（Altera HDL），AHDL是Altera公司自己設(shè)計、制定的硬件描述語言，是一種以結(jié)構(gòu)描述方式為主的硬件描述語言，只有企業(yè)標(biāo)準(zhǔn)。Quartus II允許來自第三方的EDIF文件輸入，并提供了很多EDA軟件的接口，Quartus II支持層次化設(shè)計，可以在一個新的編輯輸入環(huán)境中對使用不同輸入設(shè)計方式完成的模塊（組件）進(jìn)行調(diào)用，從而解決了原理圖與HDL混合輸入設(shè)計的問題。在設(shè)計輸入之后，Quartus II的編譯器將給出設(shè)計輸入的錯誤報告。Quartus II擁有性能良好的設(shè)計錯誤定位器，用于確定文本或圖形設(shè)計中的錯誤。對于使用HDL的設(shè)計，可以使用Quartus II帶有的RTL Viewer觀察綜合后的RTL圖。在進(jìn)行編譯后，可對設(shè)計進(jìn)行時序仿真。在作仿真前，需要利用波形編輯器編輯一個波形激勵文件，用于仿真驗證時的激勵。編譯和仿真經(jīng)檢測無誤后，便可以將下載信息通過Quartus II提供的編程器下載入目標(biāo)器件中了。圖19 Quartus II設(shè)計流程 IP（Intellectual Property）核IP就是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊的意思，在EDA技術(shù)和開發(fā)中具有十分重要的地位。美國著名的Dataquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為用于ASIC或FPGA/CPLD中的預(yù)先設(shè)計好的電路功能模塊。IP分軟IP、固IP和硬IP。軟IP是用VHDL等硬件描述語言描述的功能塊，但是并不涉及用什么具體電路組件實現(xiàn)這些功能。軟IP通常是以硬件描述語言HDL源文件的形式出現(xiàn)，應(yīng)用開發(fā)過程與普通的HDL設(shè)計也十分相似，只是所需的開發(fā)軟硬件環(huán)境比較昂貴。軟IP的設(shè)計周期短，設(shè)計投入少。由于不涉及物理實現(xiàn)，為后續(xù)設(shè)計留有很大的發(fā)揮空間，增大了IP的靈活性和適應(yīng)性。軟IP的弱點是在一定程度上使后續(xù)工序無法適應(yīng)整體設(shè)計，從而需要一定程度的軟IP修正，在性能上也不可能獲得全面的優(yōu)化。固IP是完成了綜合的功能塊。它有較大的設(shè)計深度，以網(wǎng)表文件的形式提交客戶使用。如果客戶與固IP使用同一個IC生產(chǎn)線的單元庫，IP應(yīng)用的成功率會高得多。硬IP提供設(shè)計的最終階段產(chǎn)品是掩膜。隨著設(shè)計深度的提高，后續(xù)工序所需要做的事情就越少，當(dāng)然，靈活性也就越小。不同的客戶可以根據(jù)自己的需要訂購不同的IP產(chǎn)品。由于通信系統(tǒng)越來越復(fù)雜，PLD的設(shè)計也更加龐大，這增加了市場對IP核的需求。各大FPGA/CPLD廠家繼續(xù)開發(fā)新的商品IP，并且開始提供“硬件”IP，即將一些功能在出廠時就固化在芯片中。實際上，IP的概念早已在IC設(shè)計中使用，應(yīng)該說標(biāo)準(zhǔn)單元庫（Standard Cell library）中的功能單元就是IP的一種形式。IC生產(chǎn)廠（Foundry）為擴(kuò)大業(yè)務(wù)，提供精心設(shè)計并經(jīng)過工藝驗證的標(biāo)準(zhǔn)單元，以吸引IC設(shè)計公司（往往是Fabless，無生產(chǎn)線IC公司）成為他的客戶，同時向客戶免費提供相關(guān)的數(shù)據(jù)資料。于是IC設(shè)計師十分樂于使用成熟、優(yōu)化的單元完成自己的設(shè)計，這樣既可以提高效率，又可以減少設(shè)計風(fēng)險。設(shè)計師一旦以這些數(shù)據(jù)完成設(shè)計，自然也就必須要到這家Foundry去做工藝流片，這就使Foundry達(dá)到了擴(kuò)大營業(yè)的目的。標(biāo)準(zhǔn)單元使用者除與Foundry簽訂“標(biāo)準(zhǔn)單元數(shù)據(jù)不擴(kuò)散協(xié)議”之外，無須另交單元庫的使用費，因此Foundry并沒有直接獲取IP的收益，只是通過擴(kuò)大營業(yè)間接收到單元庫的IP效益，這就是IP的初級形式。今天的IP已遠(yuǎn)遠(yuǎn)超出了這個水平，IP已經(jīng)成為IC設(shè)計的一項獨立技術(shù)，成為實現(xiàn)SOC設(shè)計的技術(shù)支撐以及ASIC設(shè)計方法學(xué)中的學(xué)科分支。從集成規(guī)模上說，現(xiàn)在的IP庫已經(jīng)包含有諸如805ARM、PowerPC等微處理器，320C50等數(shù)字信號處理器，MPEGII、JPEG等數(shù)字信息壓縮/解壓器在內(nèi)的大規(guī)模IC模塊。這些模塊都曾經(jīng)是具有完整功能的IC產(chǎn)品，并曾廣泛用來與其它功能器件一起，在PCB上構(gòu)成系統(tǒng)主板。如今微電子技術(shù)已經(jīng)具有在硅片上實現(xiàn)系統(tǒng)集成的功能，因此這些昔日的IC便以模塊“核”（Core）的形式嵌入ASIC或SOC之中。從設(shè)計來源上說，單純靠Foundry設(shè)計IP模塊已遠(yuǎn)不能滿足系統(tǒng)設(shè)計師的要求。今天的IP庫需要廣開設(shè)計源頭，匯納優(yōu)秀模塊，不論出自誰家，只要是優(yōu)化的設(shè)計，與同類模塊相比達(dá)到芯片面積更小、運行速度更快、功率消耗更低、工藝容差更大，就自然會有人愿意花錢使用這個模塊的“版權(quán)”，因此也就可以納入IP庫，成為IP的一員。目前，盡管對IP還沒有統(tǒng)一的定義，但I(xiàn)P的實際內(nèi)涵已有了明確的界定：首先，它必須是為了易于重用而按嵌入式應(yīng)用專門設(shè)計的。即使是已經(jīng)被廣泛使用的產(chǎn)品，在決定作為IP之前，一般來說也須要再做設(shè)計，使其更易于在系統(tǒng)中嵌入。比較典型的例子是嵌入式RAM，由于嵌入后已經(jīng)不存在引線壓點（PAD）的限制，所以在分立電路中不得不采取的措施，諸如數(shù)據(jù)線輸入輸出復(fù)用、地址數(shù)據(jù)線分時復(fù)用、數(shù)據(jù)串并轉(zhuǎn)換以及行列等分譯碼等，在嵌入式RAM中將被去除，不僅節(jié)省了芯片面積，而且大幅提高了讀寫速度。其次是必須實現(xiàn)IP模塊的優(yōu)化設(shè)計。優(yōu)化的目標(biāo)通?？捎谩八淖睢眮肀磉_(dá)，即芯片的面積最小、運算速度最快、功率消耗最低、工藝容差最大。所謂工藝容差大是指所做的設(shè)計可以經(jīng)受更大的工藝波動，是提高加工成品率的重要保障。這樣的優(yōu)化目標(biāo)是普通的自動化設(shè)計過程難以達(dá)到的，但是對于IP卻又必須達(dá)到。因為IP必須能經(jīng)受得起成千上萬次的使用。顯然，IP的每一點優(yōu)化都將產(chǎn)生千百倍甚至更大的倍增效益。因此基于晶體管級的IP設(shè)計便成為完成IP設(shè)計的重要的途徑。再次，就是要符合IP標(biāo)準(zhǔn)。這與其它IC產(chǎn)品一樣，IP進(jìn)入流通領(lǐng)域后，也需要有標(biāo)準(zhǔn)。于是在1996年以后，RAIPD（Reusable Applicationspecific Intellectualproperty Developers）、VSIA（Virtual Socket Interface Alliance）等組織相繼成立，協(xié)調(diào)并制訂IP重用所需的參數(shù)、文檔、檢驗方式等形式化的標(biāo)準(zhǔn)，以及IP標(biāo)準(zhǔn)接口、片內(nèi)總線等技術(shù)性的協(xié)議標(biāo)準(zhǔn)。雖然這些工作已經(jīng)開展了多年，也制訂了一些標(biāo)準(zhǔn)，但至今仍有大量問題有待解決。例如，不同嵌入式處理器協(xié)議的統(tǒng)一、不同IP片內(nèi)結(jié)構(gòu)的統(tǒng)一等問題。我國在IP設(shè)計方面尚處于起步階段，與IP的應(yīng)用需求形成明顯的不一致，這為我國未來的IP設(shè)計工程師提供了廣闊的用武之地。 EDA技術(shù)的發(fā)展趨勢隨著市場需求的增長，集成工藝水平及計算機(jī)自動設(shè)計技術(shù)的不斷提高，促使單片系統(tǒng)，或稱系統(tǒng)集成芯片成為IC設(shè)計的發(fā)展方向，這一發(fā)展趨勢表現(xiàn)在以下幾個方面。● 超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米（DeepSubmicron）工藝，、90nm已經(jīng)走向成熟，在一個芯片上完成的系統(tǒng)級的集成已成為可能。● 由于工藝線寬的不斷減小，在半導(dǎo)體材料上的許多寄生效應(yīng)已經(jīng)不能簡單地被忽略。這就對EDA工具提出了更高的要求。同時，也使得IC生產(chǎn)線的投資更為巨大?？删幊踢壿嬈骷_始進(jìn)入傳統(tǒng)的ASIC市場?！?市場對電子產(chǎn)品提出了更高的要求，如必須降低電子系統(tǒng)的成本，減小系統(tǒng)的體積等，從而對系統(tǒng)的集成度不斷提出更高的要求。同時，設(shè)計的效率也成了一個產(chǎn)品能否成功的關(guān)鍵因素，促使EDA工具和IP核應(yīng)用更為廣泛。● 高性能的EDA工具得到長足的發(fā)展，其自動化和智能化程度不斷提高，為嵌入式系統(tǒng)設(shè)計提供了功能強(qiáng)大的開發(fā)環(huán)境?！?計算機(jī)硬件平臺性能大幅度提高，為復(fù)雜的SOC設(shè)計提供了物理基礎(chǔ)。但現(xiàn)有的HDL語言只是提供行為級，或功能級的描述，尚無法完成對復(fù)雜的系統(tǒng)級的抽象描述。人們正嘗試開發(fā)一種新的系統(tǒng)級設(shè)計語言來完成這一工作，現(xiàn)在已開發(fā)出更趨于電路行為級的硬件描述語言，如SystemC、SystemVerilog及系統(tǒng)級混合仿真工具，可以在同一個開發(fā)平臺上完成高級語言，如C/C++等，與標(biāo)準(zhǔn)HDL語言（VeriIog HDL、VHDL）或其它更低層次描述模塊的混合仿真。雖然用戶用高級語言編寫的模塊尚不能自動轉(zhuǎn)化成HDL描述，但作為一種針對特定應(yīng)用領(lǐng)域的開發(fā)工具，軟件供應(yīng)商已經(jīng)為常用的功能模塊提供了豐富的宏單元庫支持，可以方便地構(gòu)建應(yīng)用系統(tǒng)，并通過仿真加以優(yōu)化，最后自動產(chǎn)生HDL代碼，進(jìn)入下一階段的ASIC實現(xiàn)。此外，隨著系統(tǒng)開發(fā)對EDA技術(shù)的目標(biāo)器件各種性能要求的提高，ASIC和FPGA將更大程度地相互融合。這是因為雖然標(biāo)準(zhǔn)邏輯ASIC芯片尺寸小、功能強(qiáng)大、耗電省，但設(shè)計復(fù)雜，并且有批量生產(chǎn)要求；可編程邏輯器件開發(fā)費用低廉，能在現(xiàn)場進(jìn)行編程，但卻體積大、功能有限，而且功耗較大。因此，F(xiàn)PGA和ASIC正在走到一起，互相融合，取長補(bǔ)短。由于一些ASIC制造商提供具有可編程邏輯的標(biāo)準(zhǔn)單元，可編程器件制造商重新對標(biāo)準(zhǔn)邏輯單元發(fā)生興趣，而有些公司采取兩頭并進(jìn)的方法，從而使市場開始發(fā)生變化，在FPGA和ASIC之間正在誕生一種“雜交”產(chǎn)品，以滿足成本和上市速度的要求。例如將可編程邏輯器件嵌入標(biāo)準(zhǔn)單元。盡管將標(biāo)準(zhǔn)單元核與可編程器件集成在一起并不意味著使ASIC更加便宜，或使FPGA更加省電。但是，可使設(shè)計人員將兩者的優(yōu)點結(jié)合在一起，通過去掉FPGA的一些功能，可減少成本和開發(fā)時間并增加靈活性。當(dāng)然現(xiàn)今也在進(jìn)行將ASIC嵌入可編程邏輯單元的工作。目前，許多PLD公司開始為ASIC提供FPGA內(nèi)核。PLD廠商與ASIC制造商結(jié)盟，為SOC設(shè)計提供嵌入式FPGA模塊，使未來的ASIC供應(yīng)商有機(jī)會更快地進(jìn)入市場，利用嵌入式內(nèi)核獲得更長的市場生命期。例如在實際應(yīng)用中使用所謂可編程系統(tǒng)級集成電路（FPSLIC），即將嵌入式FPGA內(nèi)核與RISC微控制器組合在一起形成新的IC，廣泛用于電信、網(wǎng)絡(luò)、儀器儀表和汽車中的低功耗應(yīng)用系統(tǒng)中。當(dāng)然，也有PLD廠商，不把CPU的硬核直接嵌入在FPGA中，使用了軟IP核，并稱之為SOPC（可編程片上系統(tǒng)），也可以完成復(fù)雜電子系統(tǒng)的設(shè)計，