【正文】 ）；Xilinx的Foundation和ISE中也同樣含有自己的適配器。適配器最后輸出的是各廠商自己定義的下載文件，用于下載到器件中以實(shí)現(xiàn)設(shè)計(jì)。適配器輸出以下多種用途的文件?！?時(shí)序仿真文件，如MAX+plus II的SCF文件?！?適配技術(shù)報(bào)告文件?！?面向第三方EDA工具的輸出文件，如EDIF、VHDL或Verilog格式的文件?！?FPGA/CPLD編程下載文件，如用于CPLD編程的JEDEC、POF、ISP等格式的文件；用于FPGA配置的SOF、JAM、BIT等格式的文件。 下載器（編程器）把設(shè)計(jì)下載到對(duì)應(yīng)的實(shí)際器件，實(shí)現(xiàn)硬件設(shè)計(jì)。軟件部分一般都由可編程邏輯器件的廠商提供的專門針對(duì)器件下載或編程軟件來(lái)完成。 Quartus II概述由于本書給出的實(shí)驗(yàn)是基于Quartus II的，其應(yīng)用方法和設(shè)計(jì)流程對(duì)于其它流行的EDA工具的使用具有一定的典型性和一般性，所以在此對(duì)它作一些介紹。Quartus II是Altera提供的FPGA/CPLD開(kāi)發(fā)集成環(huán)境，Altera是世界最大可編程邏輯器件供應(yīng)商之一。Quartus II在21世紀(jì)初推出，是Altera前一代FPGA/CPLD集成開(kāi)發(fā)環(huán)境MAX+plusII的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在Quartus，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。Altera的Quartus II 提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)（SOPC）設(shè)計(jì)的綜合性環(huán)境和SOPC開(kāi)發(fā)的基本設(shè)計(jì)工具，并為Altera DSP開(kāi)發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。Quartus II設(shè)計(jì)工具完全支持VHDL、Verilog的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。QuartusII也可以利用第三方的綜合工具，如Leonardo Spectrum、Synplify Pro、FPGA Compiler II，并能直接調(diào)用這些工具。同樣，Quartus II具備仿真功能，同時(shí)也支持第三方的仿真工具，如ModelSim。此外，Quartus II與MATLAB和DSP Builder結(jié)合，可以進(jìn)行基于FPGA的DSP系統(tǒng)開(kāi)發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具。QuartusII包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器（Analysis amp。 Synthesis）、適配器（Fitter）、裝配器（Assembler）、時(shí)序分析器（Timing Analyzer）、設(shè)計(jì)輔助模塊（Design Assistant）、EDA網(wǎng)表文件生成器（EDA Netlist Writer）和編輯數(shù)據(jù)接口（Compiler Database Interface）等?？梢酝ㄟ^(guò)選擇 Start Compilation來(lái)運(yùn)行所有的編譯器模塊，也可以通過(guò)選擇Start單獨(dú)運(yùn)行各個(gè)模塊。還可以通過(guò)選擇 Compiler Tool （Tools 菜單），在 Compiler Tool窗口中運(yùn)行該模塊來(lái)啟動(dòng)編譯器模塊。在 Compiler Tool 窗口中，可以打開(kāi)該模塊的設(shè)置文件或報(bào)告文件，或打開(kāi)其它相關(guān)窗口。此外，Quartus II還包含許多十分有用的LPM（Library of Parameterized Modules）模塊，它們是復(fù)雜或高級(jí)系統(tǒng)構(gòu)建的重要組成部分，在SOPC設(shè)計(jì)中被大量使用，也可在QuartusII普通設(shè)計(jì)文件一起使用。Altera提供的LPM函數(shù)均基于Altera器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。在許多實(shí)用情況中，必須使用宏功能模塊才可以使用一些Altera特定器件的硬件功能。例如各類片上存儲(chǔ)器、DSP模塊、LVDS驅(qū)動(dòng)器、PLL以及SERDES和DDIO電路模塊等。圖19中所示的上排是Quartus II編譯設(shè)計(jì)主控界面，它顯示了Quartus II自動(dòng)設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì)流程，包括設(shè)計(jì)輸入編輯、設(shè)計(jì)分析與綜合、適配、編程文件匯編（裝配）、時(shí)序參數(shù)提取以及編程下載幾個(gè)步驟。在圖19下排的流程框圖，是與上面的Quartus II設(shè)計(jì)流程相對(duì)照的標(biāo)準(zhǔn)的EDA開(kāi)發(fā)流程。Quartus II編譯器支持的硬件描述語(yǔ)言有VHDL（支持VHDL’87及VHDL’97標(biāo)準(zhǔn)）、Verilog HDL及AHDL（Altera HDL），AHDL是Altera公司自己設(shè)計(jì)、制定的硬件描述語(yǔ)言，是一種以結(jié)構(gòu)描述方式為主的硬件描述語(yǔ)言，只有企業(yè)標(biāo)準(zhǔn)。Quartus II允許來(lái)自第三方的EDIF文件輸入，并提供了很多EDA軟件的接口，Quartus II支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊（組件）進(jìn)行調(diào)用，從而解決了原理圖與HDL混合輸入設(shè)計(jì)的問(wèn)題。在設(shè)計(jì)輸入之后，Quartus II的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。Quartus II擁有性能良好的設(shè)計(jì)錯(cuò)誤定位器，用于確定文本或圖形設(shè)計(jì)中的錯(cuò)誤。對(duì)于使用HDL的設(shè)計(jì)，可以使用Quartus II帶有的RTL Viewer觀察綜合后的RTL圖。在進(jìn)行編譯后，可對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真。在作仿真前，需要利用波形編輯器編輯一個(gè)波形激勵(lì)文件，用于仿真驗(yàn)證時(shí)的激勵(lì)。編譯和仿真經(jīng)檢測(cè)無(wú)誤后，便可以將下載信息通過(guò)Quartus II提供的編程器下載入目標(biāo)器件中了。圖19 Quartus II設(shè)計(jì)流程 IP（Intellectual Property）核IP就是知識(shí)產(chǎn)權(quán)核或知識(shí)產(chǎn)權(quán)模塊的意思，在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位。美國(guó)著名的Dataquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為用于ASIC或FPGA/CPLD中的預(yù)先設(shè)計(jì)好的電路功能模塊。IP分軟IP、固IP和硬IP。軟IP是用VHDL等硬件描述語(yǔ)言描述的功能塊，但是并不涉及用什么具體電路組件實(shí)現(xiàn)這些功能。軟IP通常是以硬件描述語(yǔ)言HDL源文件的形式出現(xiàn)，應(yīng)用開(kāi)發(fā)過(guò)程與普通的HDL設(shè)計(jì)也十分相似，只是所需的開(kāi)發(fā)軟硬件環(huán)境比較昂貴。軟IP的設(shè)計(jì)周期短，設(shè)計(jì)投入少。由于不涉及物理實(shí)現(xiàn)，為后續(xù)設(shè)計(jì)留有很大的發(fā)揮空間，增大了IP的靈活性和適應(yīng)性。軟IP的弱點(diǎn)是在一定程度上使后續(xù)工序無(wú)法適應(yīng)整體設(shè)計(jì)，從而需要一定程度的軟IP修正，在性能上也不可能獲得全面的優(yōu)化。固IP是完成了綜合的功能塊。它有較大的設(shè)計(jì)深度，以網(wǎng)表文件的形式提交客戶使用。如果客戶與固IP使用同一個(gè)IC生產(chǎn)線的單元庫(kù)，IP應(yīng)用的成功率會(huì)高得多。硬IP提供設(shè)計(jì)的最終階段產(chǎn)品是掩膜。隨著設(shè)計(jì)深度的提高，后續(xù)工序所需要做的事情就越少，當(dāng)然，靈活性也就越小。不同的客戶可以根據(jù)自己的需要訂購(gòu)不同的IP產(chǎn)品。由于通信系統(tǒng)越來(lái)越復(fù)雜，PLD的設(shè)計(jì)也更加龐大，這增加了市場(chǎng)對(duì)IP核的需求。各大FPGA/CPLD廠家繼續(xù)開(kāi)發(fā)新的商品IP，并且開(kāi)始提供“硬件”IP，即將一些功能在出廠時(shí)就固化在芯片中。實(shí)際上，IP的概念早已在IC設(shè)計(jì)中使用，應(yīng)該說(shuō)標(biāo)準(zhǔn)單元庫(kù)（Standard Cell library）中的功能單元就是IP的一種形式。IC生產(chǎn)廠（Foundry）為擴(kuò)大業(yè)務(wù)，提供精心設(shè)計(jì)并經(jīng)過(guò)工藝驗(yàn)證的標(biāo)準(zhǔn)單元，以吸引IC設(shè)計(jì)公司（往往是Fabless，無(wú)生產(chǎn)線IC公司）成為他的客戶，同時(shí)向客戶免費(fèi)提供相關(guān)的數(shù)據(jù)資料。于是IC設(shè)計(jì)師十分樂(lè)于使用成熟、優(yōu)化的單元完成自己的設(shè)計(jì)，這樣既可以提高效率，又可以減少設(shè)計(jì)風(fēng)險(xiǎn)。設(shè)計(jì)師一旦以這些數(shù)據(jù)完成設(shè)計(jì)，自然也就必須要到這家Foundry去做工藝流片，這就使Foundry達(dá)到了擴(kuò)大營(yíng)業(yè)的目的。標(biāo)準(zhǔn)單元使用者除與Foundry簽訂“標(biāo)準(zhǔn)單元數(shù)據(jù)不擴(kuò)散協(xié)議”之外，無(wú)須另交單元庫(kù)的使用費(fèi)，因此Foundry并沒(méi)有直接獲取IP的收益，只是通過(guò)擴(kuò)大營(yíng)業(yè)間接收到單元庫(kù)的IP效益，這就是IP的初級(jí)形式。今天的IP已遠(yuǎn)遠(yuǎn)超出了這個(gè)水平，IP已經(jīng)成為IC設(shè)計(jì)的一項(xiàng)獨(dú)立技術(shù)，成為實(shí)現(xiàn)SOC設(shè)計(jì)的技術(shù)支撐以及ASIC設(shè)計(jì)方法學(xué)中的學(xué)科分支。從集成規(guī)模上說(shuō)，現(xiàn)在的IP庫(kù)已經(jīng)包含有諸如805ARM、PowerPC等微處理器，320C50等數(shù)字信號(hào)處理器，MPEGII、JPEG等數(shù)字信息壓縮/解壓器在內(nèi)的大規(guī)模IC模塊。這些模塊都曾經(jīng)是具有完整功能的IC產(chǎn)品，并曾廣泛用來(lái)與其它功能器件一起，在PCB上構(gòu)成系統(tǒng)主板。如今微電子技術(shù)已經(jīng)具有在硅片上實(shí)現(xiàn)系統(tǒng)集成的功能，因此這些昔日的IC便以模塊“核”（Core）的形式嵌入ASIC或SOC之中。從設(shè)計(jì)來(lái)源上說(shuō)，單純靠Foundry設(shè)計(jì)IP模塊已遠(yuǎn)不能滿足系統(tǒng)設(shè)計(jì)師的要求。今天的IP庫(kù)需要廣開(kāi)設(shè)計(jì)源頭，匯納優(yōu)秀模塊，不論出自誰(shuí)家，只要是優(yōu)化的設(shè)計(jì)，與同類模塊相比達(dá)到芯片面積更小、運(yùn)行速度更快、功率消耗更低、工藝容差更大，就自然會(huì)有人愿意花錢使用這個(gè)模塊的“版權(quán)”，因此也就可以納入IP庫(kù)，成為IP的一員。目前，盡管對(duì)IP還沒(méi)有統(tǒng)一的定義，但I(xiàn)P的實(shí)際內(nèi)涵已有了明確的界定：首先，它必須是為了易于重用而按嵌入式應(yīng)用專門設(shè)計(jì)的。即使是已經(jīng)被廣泛使用的產(chǎn)品，在決定作為IP之前，一般來(lái)說(shuō)也須要再做設(shè)計(jì)，使其更易于在系統(tǒng)中嵌入。比較典型的例子是嵌入式RAM，由于嵌入后已經(jīng)不存在引線壓點(diǎn)（PAD）的限制，所以在分立電路中不得不采取的措施，諸如數(shù)據(jù)線輸入輸出復(fù)用、地址數(shù)據(jù)線分時(shí)復(fù)用、數(shù)據(jù)串并轉(zhuǎn)換以及行列等分譯碼等，在嵌入式RAM中將被去除，不僅節(jié)省了芯片面積，而且大幅提高了讀寫速度。其次是必須實(shí)現(xiàn)IP模塊的優(yōu)化設(shè)計(jì)。優(yōu)化的目標(biāo)通?？捎谩八淖睢眮?lái)表達(dá)，即芯片的面積最小、運(yùn)算速度最快、功率消耗最低、工藝容差最大。所謂工藝容差大是指所做的設(shè)計(jì)可以經(jīng)受更大的工藝波動(dòng)，是提高加工成品率的重要保障。這樣的優(yōu)化目標(biāo)是普通的自動(dòng)化設(shè)計(jì)過(guò)程難以達(dá)到的，但是對(duì)于IP卻又必須達(dá)到。因?yàn)镮P必須能經(jīng)受得起成千上萬(wàn)次的使用。顯然，IP的每一點(diǎn)優(yōu)化都將產(chǎn)生千百倍甚至更大的倍增效益。因此基于晶體管級(jí)的IP設(shè)計(jì)便成為完成IP設(shè)計(jì)的重要的途徑。再次，就是要符合IP標(biāo)準(zhǔn)。這與其它IC產(chǎn)品一樣，IP進(jìn)入流通領(lǐng)域后，也需要有標(biāo)準(zhǔn)。于是在1996年以后，RAIPD（Reusable Applicationspecific Intellectualproperty Developers）、VSIA（Virtual Socket Interface Alliance）等組織相繼成立，協(xié)調(diào)并制訂IP重用所需的參數(shù)、文檔、檢驗(yàn)方式等形式化的標(biāo)準(zhǔn)，以及IP標(biāo)準(zhǔn)接口、片內(nèi)總線等技術(shù)性的協(xié)議標(biāo)準(zhǔn)。雖然這些工作已經(jīng)開(kāi)展了多年，也制訂了一些標(biāo)準(zhǔn)，但至今仍有大量問(wèn)題有待解決。例如，不同嵌入式處理器協(xié)議的統(tǒng)一、不同IP片內(nèi)結(jié)構(gòu)的統(tǒng)一等問(wèn)題。我國(guó)在IP設(shè)計(jì)方面尚處于起步階段，與IP的應(yīng)用需求形成明顯的不一致，這為我國(guó)未來(lái)的IP設(shè)計(jì)工程師提供了廣闊的用武之地。 EDA技術(shù)的發(fā)展趨勢(shì)隨著市場(chǎng)需求的增長(zhǎng)，集成工藝水平及計(jì)算機(jī)自動(dòng)設(shè)計(jì)技術(shù)的不斷提高，促使單片系統(tǒng)，或稱系統(tǒng)集成芯片成為IC設(shè)計(jì)的發(fā)展方向，這一發(fā)展趨勢(shì)表現(xiàn)在以下幾個(gè)方面。● 超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米（DeepSubmicron）工藝，、90nm已經(jīng)走向成熟，在一個(gè)芯片上完成的系統(tǒng)級(jí)的集成已成為可能?！?由于工藝線寬的不斷減小，在半導(dǎo)體材料上的許多寄生效應(yīng)已經(jīng)不能簡(jiǎn)單地被忽略。這就對(duì)EDA工具提出了更高的要求。同時(shí)，也使得IC生產(chǎn)線的投資更為巨大?？删幊踢壿嬈骷_(kāi)始進(jìn)入傳統(tǒng)的ASIC市場(chǎng)?！?市場(chǎng)對(duì)電子產(chǎn)品提出了更高的要求，如必須降低電子系統(tǒng)的成本，減小系統(tǒng)的體積等，從而對(duì)系統(tǒng)的集成度不斷提出更高的要求。同時(shí)，設(shè)計(jì)的效率也成了一個(gè)產(chǎn)品能否成功的關(guān)鍵因素，促使EDA工具和IP核應(yīng)用更為廣泛?！?高性能的EDA工具得到長(zhǎng)足的發(fā)展，其自動(dòng)化和智能化程度不斷提高，為嵌入式系統(tǒng)設(shè)計(jì)提供了功能強(qiáng)大的開(kāi)發(fā)環(huán)境?！?計(jì)算機(jī)硬件平臺(tái)性能大幅度提高，為復(fù)雜的SOC設(shè)計(jì)提供了物理基礎(chǔ)。但現(xiàn)有的HDL語(yǔ)言只是提供行為級(jí)，或功能級(jí)的描述，尚無(wú)法完成對(duì)復(fù)雜的系統(tǒng)級(jí)的抽象描述。人們正嘗試開(kāi)發(fā)一種新的系統(tǒng)級(jí)設(shè)計(jì)語(yǔ)言來(lái)完成這一工作，現(xiàn)在已開(kāi)發(fā)出更趨于電路行為級(jí)的硬件描述語(yǔ)言，如SystemC、SystemVerilog及系統(tǒng)級(jí)混合仿真工具，可以在同一個(gè)開(kāi)發(fā)平臺(tái)上完成高級(jí)語(yǔ)言，如C/C++等，與標(biāo)準(zhǔn)HDL語(yǔ)言（VeriIog HDL、VHDL）或其它更低層次描述模塊的混合仿真。雖然用戶用高級(jí)語(yǔ)言編寫的模塊尚不能自動(dòng)轉(zhuǎn)化成HDL描述，但作為一種針對(duì)特定應(yīng)用領(lǐng)域的開(kāi)發(fā)工具，軟件供應(yīng)商已經(jīng)為常用的功能模塊提供了豐富的宏單元庫(kù)支持，可以方便地構(gòu)建應(yīng)用系統(tǒng)，并通過(guò)仿真加以優(yōu)化，最后自動(dòng)產(chǎn)生HDL代碼，進(jìn)入下一階段的ASIC實(shí)現(xiàn)。此外，隨著系統(tǒng)開(kāi)發(fā)對(duì)EDA技術(shù)的目標(biāo)器件各種性能要求的提高，ASIC和FPGA將更大程度地相互融合。這是因?yàn)殡m然標(biāo)準(zhǔn)邏輯ASIC芯片尺寸小、功能強(qiáng)大、耗電省，但設(shè)計(jì)復(fù)雜，并且有批量生產(chǎn)要求；可編程邏輯器件開(kāi)發(fā)費(fèi)用低廉，能在現(xiàn)場(chǎng)進(jìn)行編程，但卻體積大、功能有限，而且功耗較大。因此，F(xiàn)PGA和ASIC正在走到一起，互相融合，取長(zhǎng)補(bǔ)短。由于一些ASIC制造商提供具有可編程邏輯的標(biāo)準(zhǔn)單元，可編程器件制造商重新對(duì)標(biāo)準(zhǔn)邏輯單元發(fā)生興趣，而有些公司采取兩頭并進(jìn)的方法，從而使市場(chǎng)開(kāi)始發(fā)生變化，在FPGA和ASIC之間正在誕生一種“雜交”產(chǎn)品，以滿足成本和上市速度的要求。例如將可編程邏輯器件嵌入標(biāo)準(zhǔn)單元。盡管將標(biāo)準(zhǔn)單元核與可編程器件集成在一起并不意味著使ASIC更加便宜，或使FPGA更加省電。但是，可使設(shè)計(jì)人員將兩者的優(yōu)點(diǎn)結(jié)合在一起，通過(guò)去掉FPGA的一些功能，可減少成本和開(kāi)發(fā)時(shí)間并增加靈活性。當(dāng)然現(xiàn)今也在進(jìn)行將ASIC嵌入可編程邏輯單元的工作。目前，許多PLD公司開(kāi)始為ASIC提供FPGA內(nèi)核。PLD廠商與ASIC制造商結(jié)盟，為SOC設(shè)計(jì)提供嵌入式FPGA模塊，使未來(lái)的ASIC供應(yīng)商有機(jī)會(huì)更快地進(jìn)入市場(chǎng)，利用嵌入式內(nèi)核獲得更長(zhǎng)的市場(chǎng)生命期。例如在實(shí)際應(yīng)用中使用所謂可編程系統(tǒng)級(jí)集成電路（FPSLIC），即將嵌入式FPGA內(nèi)核與RISC微控制器組合在一起形成新的IC，廣泛用于電信、網(wǎng)絡(luò)、儀器儀表和汽車中的低功耗應(yīng)用系統(tǒng)中。當(dāng)然，也有PLD廠商，不把CPU的硬核直接嵌入在FPGA中，使用了軟IP核，并稱之為SOPC（可編程片上系統(tǒng)），也可以完成復(fù)雜電子系統(tǒng)的設(shè)計(jì)，