【正文】 lash 和 NAND Flash 在接口、性能及容量和成本等多方面的比較，??40認為 NAND Flash 更適合于此系統(tǒng)，所以選用 NAND Flash 中的 K9F1208UDM 芯片作為存儲器，用來存放包括內核、根文件系統(tǒng)和 BootLoader 在內的整個系統(tǒng)程序。K9F1208UDM 芯片是由 Samsung 公司生產的一種 64M 存儲容量、8 位數據總線??41的 NAND Flash，僅需 電壓便能完成工作。表 32 為 K9F1208UDM 芯片引腳功能。表 32 K9F1208UDM 芯片的引腳功能名稱 功能I/O[7:0] 數據輸入輸出、控制命令和地址的輸入CLE 命令鎖存信號/CE 芯片使能信號/RE 讀有效信號/WE 寫有效信號/WP 寫保護信號R/nB 就緒/忙VCC 電源VSS 接地K9F1208UDM 芯片的 I/O 除了可以接收和發(fā)送數據外，還可接收控制命令和地址信息。若/RE 或/WE 有效，鎖存的是數據；若 CLE 有效，鎖存的是控制命令字；若ALE 有效，鎖存的是地址。K9F1208UDM 芯片的一口多用的特點，減少了接線數目，但造成了控制復雜，而 S3C2410 處理器具有的 Nand 控制器解決了這個問題 。??42圖 35 為 K9F1208UDM 和 S3C2410 的接口電路：C L E1 6A L E1 7C E9R E8W E1 8W P1 9R D Y / B7I O 74 4I O 64 3I O 54 2I O 44 1I O 33 2I O 23 1I O 13 0I O 02 9V S S3 6V S S1 3V C C1 2V C C3 7U 3U K 9 F 1 2 0 8 U D M Y C 8 0n F C EA L EC L ER n Bn F R En F W EV D D 3 3 VR 9V D D 3 3 VG N DL D A T A 0L D A T A 1L D A T A 2L D A T A 3L D A T A 4L D A T A 5L D A T A 6L D A T A 7G N D 圖 35 NAND Flash 的接口電路 通信模塊電路文中設計了串行通信電路來實現本地通信，及以太網接口電路來實現遠程通信。(1)串行通信電路由于串行口連接線少，通信簡單，所以在許多系統(tǒng)中得以應用，本設計使用 RS232 實現串行通信功能，采用的 RS232 驅動芯片為 MAX3232SCP。此芯片的工作電源為 ，電路簡單、可靠。S3C2410 的串行通信接口電路如圖 36 所示：162738495COM1DB9MALEC15C10 C21C30T1INROUT1T2INROUT2C1+C1V+T1OUTRIN1T2OUTRIN2C2+C2VVDDVSSTXD0RXD0nRTS0nCTS0RSTXD0RSRXD0RSRTS0RSCTS0MAX3232SOPU4 3 系統(tǒng)硬件設計 碩士論文圖 36 S3C2410 的串行通信接口電路(2)以太網接口電路為了實現系統(tǒng)的遠程通信，論文中采用了嵌入式微處理器與網卡芯片相連的結構。此方法只要把以太網芯片接到嵌入式微處理器總線上就行，方法簡單且通用性強，只是要實現與網絡上的數據通信還需要借助于外部的總線?？紤]到人們對傳輸速度和成本等方面的要求，本系統(tǒng)采用的是 Cirrus Logic 公司生產的 10M 以太網控制芯片CS8900A。CS8900A 是一種高集成度、全面支持 標準的 100 腳的 16 位以??43太網控制芯片，采用的是 TQFP 封裝，其主要特點有：1)最大的電流消耗為 55mA（5V 電源） ；2)片內有 4K 的 RAM；3)能夠支持外部的 E PROM；24)支持存儲器存取操作模式、存儲器操作模式及 I/O 操作模式；5)自動生成報頭；6)有 10BaseT 端口；7)支持 10Base10Base5 和 10BaseF 接口。CS8900A 的內部結構圖如圖 37 所示：I S A總線接口E P R O M接口時鐘L E D8 0 2 . 3 M A C 控制器R A ME P R O M管理電源管理編碼 / 解碼1 0 B a s e T接口A U I 接口圖 37 CS8900A 的內部結構在 CS8900A 的內部結構中， 介質訪問控制是 CS8900A 的主要部分，其功能是處理以太網數據幀的接收與發(fā)送，即：沖突的檢測、幀頭的產生與檢測、CRC 檢驗碼的產生及驗證。 人機交互接口電路液晶顯示 LCD 因其體積小、功耗少，且外形美觀而被廣泛應用于多種儀器儀表中。LCD 是一種平板顯示器件，它是利用在電場作用下，液晶材料的位置發(fā)生變化產生的遮蔽或通透光線的性能制作而成的 。LCD 器件有三種類型：TN 型、STN 型和 TFT??4型。為了提高系統(tǒng)的擴展性，本論文中采用的是 16bit 的 TFT 彩色液晶，這種顯示屏需要 16 位數據線，工作電壓一般是 。要顯示圖像，需要 LCD 驅動器和相應的 LCD 控制器。但 S3C2410 內部已經集成了 LCD 控制器，所以很容易控制各種類型的 LCD，只要將其控制線與 TFT 屏上相應的線接口就行了。圖 38 為 LCD 的接口電路。1 23 45 67 89 1011 1213 1415 1617 1819 2021 2223 2425 2627 2829 3031 3233 3435 3637 3839 4041 4243 4445 4647 4849 50LCD1 HEADER25X2nRESETVD1VD3VD5VD7VD9VD11VD12VD14VD16VD18VD20VD22LCDVF2LCDVF0VFARMEVCLKVD0VD2VD4VD6VD8VD10VD13VD15VD17VD19VD21VD23LCD PWRENLCDVF1VMVLINELEND123J1C1710uF/16VVDD33VVDD50U20圖 38 LCD 接口電路 接口電路JTAG 主要是用于芯片內部測試和對系統(tǒng)的仿真與調試，是一種用于嵌入式開發(fā)調試的技術。標準的 JTAG 接口有 TMS、TCK、TDI 和 TDO4 根線，分別用來測試模式選擇、測試時鐘、測試數據輸入和測試數據輸出。圖 39 為 JTAG 的接口電路。1357911131517192468101214161820U10HEADER 10X2nTRSTTDITMSTCKTDOnRESETR1510KR2510KR3110KR2310KR3510K3 系統(tǒng)硬件設計 碩士論文圖 39 JTAG 接口電路圖 數據采集電路設計由前面圖 31 知，數據采集電路中需要設計的電路主要有四個部分：電壓/ 電流互感器電路、信號調理電路、鎖相環(huán)電路和 A/D 轉換電路。 電壓/電流互感器電路此文采用 SPT204V 和 SCT254FK 作為電壓互感器和電流互感器。??45SPT204V 是一款體積小、重量輕、抗干擾能力強的電壓互感器，其輸入和輸出額定電流都為 2mA，精度可達 %；SCT254FK 是一款精密電流互感器，其輸入和輸出額定電流分別為 5A 和 ，其精度小于 %。 信號調理電路如果采樣頻率不能滿足奈奎斯特采樣定理，則會產生頻率的混疊。為了防止頻率混疊現象的產生，要在從互感器輸出來的電壓和電流后面接一個二階抗混疊低通濾波器。從濾波器輸出的信號為雙極性信號，而論文中所采用的 A/D 轉換芯片的模擬信號輸入值為 0~5V，為了使電平相符，要設計電平偏移和比例電路。圖 310 即為二階低通濾波器電路，圖 311 即為電平偏移和比例電路。為了保證 AD 口的安全，在電路中加了 和 兩個二極管來限制電壓信號的幅值在 0~5V。5D6R405KR115KR19R32C251000pFC311000pF32 6UoUi15V+15VLM324N圖 310 二階低通濾波器電路32 6R4120KR26R4320KR3910KR3310KC26D5D6VoVin Vout+5V+15V15V圖 311 電平偏移和比例電路 鎖相環(huán)電路所謂鎖相，就是使相位保持同步，能保持兩個電信號的相位同步的閉環(huán)系統(tǒng)稱為鎖相環(huán)（PLL） 。論文中使用鎖相環(huán)是為了實現頻率合成。所謂頻率合成是指任意??46給定一個基準頻率，把它變換成一系列新的頻率信號，但這些變換來的新的頻率的穩(wěn)定度和基準頻率要保持相當 。這就是本文實現信號同步采樣而采用的方法。之所以??47要保持信號同步，是因為這樣做可以防止因采樣頻率與信號基頻不同步而導致的泄漏誤差。同步采樣法可分為軟件同步采樣法和硬件同步采樣法，但軟件同步采樣法會產生截斷誤差、周期誤差及多種測量上的誤差。為了克服軟件同步采樣法的上述缺陷，這里采用的是由鎖相環(huán)倍頻電路實現的硬件同步采樣。鎖相環(huán)通常由三部分組成：鑒相器（PD）、低通濾波器(LF)和壓控振蕩器(VCO) 。??48其中，鑒相器 又稱相位比較器，作用是檢測輸入信號和輸出信號的相位差，并??49將檢測出的相位差信號轉換成 電壓信號輸出，該信號再經低通濾波器濾波后形成壓()vt控振蕩器的控制電壓 ，對振蕩器輸出信號的頻率實施控制。()ct為了實現頻率合成，又要克服石英晶體振蕩器不易改變其頻率的缺點，所以通常利用鎖相環(huán)來實現倍頻和分頻等頻率合成技術。系統(tǒng)中所設計的是鎖相倍頻電路，其電路結構原理圖如圖 312 所示。相位比較器 壓控振蕩器低通濾波器分頻器ivvcvovf/ofNif圖 312 鎖相環(huán)電路結構原理圖3 系統(tǒng)硬件設計 碩士論文CD4046 為數字鎖相環(huán)(PLL)芯片，內部包含緩沖放大器、輸入信號放大與整形??50電路、內部穩(wěn)壓器，還有 VCO 和兩個 PD 等。工作頻率達 1MHz，具有相位鎖定狀態(tài)指示功能。它的優(yōu)點主要有功耗低、輸入阻抗高和電源電壓范圍寬等。VCO 能夠產生50% 的占空比的方波，輸出電平能夠兼容 TTL 和 CMOS 電平。CD4046 的主要功能是：內部壓控振蕩器的輸出信號從第 4 腳輸出后引至第 3 腳輸入，與從第 14 腳輸入的外部基準頻率信號進行比較。當兩者頻率不同時，壓控振蕩器的頻率能自動調整，直到與基準頻率相同。CD4046 的原理圖和引腳圖分別如圖 313 和 314 所示：圖 313 CD4046 原理圖123456781615141312111091PHASE PULSES2PHASE COMP1OUT23COMPARATORIN4VCO OUT5INH1BIT6C1A7C1B8VSS16 VDD15 IENER14 SIGNAL IN13 PHASE COMP2OUT12 R211 R110 DEMDDULATOR9 VCO IN圖 314 CD4046 引腳圖其各個引腳的功能見表 33：表 33 CD4046 各引腳的功能引腳號 功 能1 輸出端，相位比較器 2 輸出的相位差信號，為上升沿控制邏輯。環(huán)路鎖時為高電平，環(huán)路失鎖時為低電平。2 PD1 輸出端，相位比較器 1 輸出的相位差信號，它采用異或門結構。3 相位比較器輸入端，通常 PD 來自 VCO 的參考信號。4 壓控振蕩器輸出端。5 VCO 禁止端，1 有效時控制信號輸入，高電平時禁止，低電平時允許壓控振蕩器工作。6，7 并接振蕩電容 C1，以控制 VCO 的振蕩頻率。9 壓控振蕩器的控制端。10 解調信號輸出端。 11 VCO 外接電阻 R1。12 VCO 外接電阻 R2。13 PD2 輸出端，相位比較器 2 的輸出端，它采用上升沿控制邏輯。14 相位比較器輸入端，相位比較器輸入信號，輸入允許將 左右的小信號或方波信號在內部放大并再經過整形電路后，輸出至相位比較器。15 內部獨立的齊納穩(wěn)壓二極管負極。本設計中的鎖相環(huán)倍頻電路是由 CD4046 和 CD4024 組成的，CD4024 是計數器，起到了分頻的作用。電路的輸出頻率是輸入頻率的 128 倍。其電路圖如圖 315 所示：123