【正文】 。但I(xiàn)C設(shè)計時，考慮到接收能量，不會將接收端的收入電阻設(shè)計得小。如在USB接口上，靠USB PORT端 的D+和D上串一個小電阻，如10歐姆。就是因為USB PORT端的ESD過不了詳細(xì)出處： 反饋電路在各種電子電路中都獲得普遍的應(yīng)用,反饋是將放大器輸出信號(電壓或電流)的一部分或全部,回收到放大器輸入端與輸入信號進(jìn)行比較(相加或相減),并用比較所得的有效輸入信號去控制輸出,. 反饋電路的分類按其電路結(jié)構(gòu)又分為:電流反饋電路和電壓反饋電路.正反饋電路多應(yīng)用在電子振蕩電路上,而負(fù)反饋電路則多應(yīng)用在各種高低頻放大電路上.因應(yīng)用較廣,負(fù)反饋對放大器性能有四種影響: . . . . .對輸入電阻ri的影響：串聯(lián)負(fù)反饋使輸入電阻增加，并聯(lián)負(fù)反饋使輸入電阻減小。對輸出電阻ro的影響：電壓負(fù)反饋使輸出電阻減小，電流負(fù)反饋使輸出電阻增加。1. 開環(huán)放大器或基本放大器　　，它具有單向性的特點(diǎn)，信號只有從輸入到輸出一條通路，不存在的通路， 特別是沒有從輸出到輸入的通路。這種放大器叫做開環(huán)放大器或基本放大器。閉環(huán)放大器　　改善基本放大器的性能， 從基本放大器的輸出端到輸入端引入一條反向的信號通路，構(gòu)成這條通路的網(wǎng)絡(luò)叫做反饋網(wǎng)絡(luò)，反向傳輸?shù)男盘柦凶龇答佇盘?。由基本放大器和反饋網(wǎng)絡(luò)構(gòu)成的放大器叫做閉環(huán)放大器或反饋放大器。 所謂反饋，通過的電路形式（反饋網(wǎng)絡(luò)）， 把放大電路輸出信號的一部分或全部按的方式送回到放大電路的輸入端， 并影響放大電路的輸入信號。這樣，電路輸入端的實際信號不僅有信號源直接提供的信號， 還有輸出端反饋回輸入端的反饋信號。反饋放大器模型　　　★★★★，說明可能存在的原因硬件原因：電源無輸出或輸出不對若使用外部晶振，晶振沒起振或已壞單片機(jī)復(fù)位電路不對，單片機(jī)沒有上電復(fù)位單片機(jī)已損壞軟件原因：單片機(jī)沒有寫入程序程序設(shè)計漏洞，單片機(jī)死機(jī)。（如protel）設(shè)計電子產(chǎn)品硬件的開發(fā)流程以及各步需要注意的事項 EDA設(shè)計流程的講解在了解了硬件描述語言的演進(jìn)過程中，相信各位對VHDL及Verilog HDL與ASIC EDA工具之間的關(guān)系，應(yīng)已有基本的認(rèn)識。在此，讓我再強(qiáng)調(diào)一次：在高階設(shè)計的領(lǐng)域中，硬件描述語言扮演的角色，只是一種程序語言接口（PLI）；它提供了一個極具彈性的設(shè)計入口（design entry），以作為電路設(shè)計者與各種計算機(jī)輔助設(shè)計工具之間溝通的橋梁。因此，若缺少了這些EDA工具，硬件描述語言的剩余價值，也只不過是一種系統(tǒng)規(guī)劃工具，或是技術(shù)文件格式而已。 具體地說，整個數(shù)字電路的高階設(shè)計概念 ，可以說就是設(shè)計自動化（design automatize）的實現(xiàn)。理想的情況是：由仿真驗證設(shè)計是否符合原始設(shè)定的規(guī)格（specification），以至于諸如邏輯電路的合成與實際晶體管配置與繞線（place and route）這一類徒手不易掌控的工作，工程師均能尋求適當(dāng)?shù)腅DA工具來完成整個電路的設(shè)計。完整的自動化數(shù)字電路設(shè)計流程包含了三種主要的EDA工具：仿真器（simulator）、合成器（synthesizer）以及配置與繞線（place and routing, Pamp。R）工具；除了Pamp。R工具之外，其余兩者絕大部分，均是以VHDL或Verilog HDL作為其程序語言接口。以下，筆者將配合介紹這個典型的自動化設(shè)計流程，簡述各項EDA工具的基本功用。 （Define Specification） 在ASIC設(shè)計之初，工程師們須根據(jù)產(chǎn)品的應(yīng)用場合，為ASIC設(shè)定一些諸如功能、操作速度、接口規(guī)格、環(huán)境溫度及消耗功率等規(guī)格，以做為將來電路設(shè)計時的依據(jù)。在這方面，目前已有廠商提供系統(tǒng)級仿真器（system level simulator），為系統(tǒng)設(shè)計提供不錯的解決方案；透過此類仿真器，工程師們可以預(yù)估系統(tǒng)的執(zhí)行效能，并可以最佳化的考量，決定軟件模塊及硬件模塊該如何劃分。除此之外，更可進(jìn)一步規(guī)劃哪些功能該整合于ASIC內(nèi)，哪些功能可以設(shè)計在電路板上，以符合最大的經(jīng)濟(jì)效能比。 （Design Description） 一旦規(guī)格制定完成，便依據(jù)功能（function）或其它相關(guān)考量，將ASIC劃分為數(shù)個模塊（module）；此階段是整個設(shè)計過程中最要的關(guān)鍵之一，它直接影響了ASIC內(nèi)部的架構(gòu)及各模塊間互動的訊號，更間接影響到后續(xù)電路合成的效能及未來產(chǎn)品的可靠性。 決定模塊之后，便分交由團(tuán)隊的各個工程師，以VHDL或Verilog等硬件描述語言進(jìn)行設(shè)計－亦即功能的行為描述（behavioral description）；為能明確及有效率地描述模塊的內(nèi)部功能，各模塊之下可能再細(xì)分成數(shù)個子模塊（submodule），直到能以可合成（synthesizible）的語法描述為止。這種一層層分割模塊的設(shè)計技巧，便是一般所謂的階層式設(shè)計（hierarchical design）；這與早期直接以繪制閘級電路進(jìn)行設(shè)計的時代，所使用的技巧是相類似的。此一步驟所完成的設(shè)計描述，是進(jìn)入高階合成電路設(shè)計流程的叩門磚；習(xí)慣上，稱之為硬件描述語言的設(shè)計切入點(diǎn)（HDL design entry）。 關(guān)于此一步驟，亦有相關(guān)的輔助工具相繼推出。Design Book便是其中的代表；它利用一般工程師熟悉的圖形接口－如狀態(tài)圖及流程圖，協(xié)助初接觸以硬件描述語言進(jìn)行設(shè)計的工程師，自動編寫出相對應(yīng)的硬件語言描述碼。效能如何筆者不敢斷言，但它能依使用者決定，整合慣用之其它EDA工具的特點(diǎn)，倒是滿吸引人的地方。 （Function Verification） 完成步驟2的設(shè)計描述，接下來便是利用VHDL或Verilog的電路仿真器，針對先前的設(shè)計描述，驗證其功能或時序（timing）是否符合由步驟1所制定的規(guī)格。通常，稱這類驗證為功能仿真（function simulation），或行為仿真（behavioral simulation），而這類的HDL電路仿真器，則通稱為行為仿真器（behavioral simulator）。 對于這一類功能驗證的仿真而言，仿真器并不會考慮實際邏輯閘或聯(lián)機(jī)（connenct wires）所造成的時間延遲（time delay）、閘延遲（gate delay）及傳遞延遲（transport delay）。取而代之的是，使用單一延遲（unit delay）的數(shù)學(xué)模型，來粗略估測電路的邏輯行為；雖然如此無法獲得精確的結(jié)果，但其所提供的信息，已足夠作為工程師，針對電路功能的設(shè)計除錯之用。 為了能順利完成仿真，在此，您還需要準(zhǔn)備一分稱為測試平臺（test bench）的HDL描述?。在這份測試平臺的描述檔中，必須盡可能地細(xì)描述所有可能影響您設(shè)計功能的輸入訊號組合，以便激發(fā)出錯誤的設(shè)計描述位于何處。幸運(yùn)的話，或許在幾次修改之后，就可得到您想要的結(jié)果，順利進(jìn)入下一個步驟。 （Logic synthesis） 確定設(shè)計描述之功能無誤之后，便可藉由合成器（synthesizer）進(jìn)行電路合成。合成過程中，您必須選擇適當(dāng)?shù)倪壿嬮l組件庫（logic cell library），作為合成邏輯電路時的參考依據(jù)。組件庫的取得，可能直接來自于您的ASIC供貨商（ASIC vendor, 負(fù)責(zé)協(xié)助客戶設(shè)計ASIC的廠商）、購自其它組件庫供貨商（thirdparty ASIC library vendor），或是為了某種特殊原因，您亦可能考慮自行建立。 事實上，組件庫內(nèi)含的邏輯閘信息非常廣泛，大致上包括了以下各項。 cell schematic，用于電路合成，以便產(chǎn)生邏輯電路的網(wǎng)絡(luò)列表（netlist）。 timing model，描述各邏輯閘精確的時序模型；組件工程師會萃取各邏輯閘內(nèi)的寄生電阻及電容進(jìn)行仿真，進(jìn)而建立各邏輯閘的實際延遲參數(shù)。其中包括閘延遲（gate delay） 、輸出入的延遲（input delay / output delay）及所謂的聯(lián)機(jī)延遲（wire delay）等；這在進(jìn)入邏輯閘層次的電路仿真，以及在Pamp。R之后的仿真都會使用到它。 routing model，描述各邏輯閘在進(jìn)行繞線時的限制，作為繞線工具的參考資料。 silicon physical layout，在制作ASIC的光罩（mask）時會使用到它。 使用合成器有幾個需要注意的事項，其一就是最佳化（optimize）的設(shè)定。根據(jù)步驟1所制定的規(guī)格，工程師可對合成器下達(dá)一連串限制條件（constrain），根據(jù)這些條件，合成器便會自動合成滿足您規(guī)格要求的邏輯電路。最常見的三個限制條件（注3）有：操作速度、邏輯閘數(shù)及功率消耗。事實上，這三項限制條件之間是呈現(xiàn)互相矛盾的關(guān)系；也就是說：一旦您所下的限制條件太過嚴(yán)苛，將使電路合成的速度變得非常的慢，更甚者，有可能在花費(fèi)大把時間后，仍得不到您想要的結(jié)果。 design entry硬件語言設(shè)計描述文件，其語法的編寫風(fēng)格（HDL coding style），亦是決定合成器執(zhí)行效能的另一個因素。事實上，無論是對VHDL或是Verilog而言，合成器所支持的HDL語法均是有限的；過于抽象的語法只適用于編寫cell library，或是做為系統(tǒng)規(guī)劃評估時的仿真模型所用，而不為合成器所接受。 此外，由于一般合成器的最佳化算法則，都只能達(dá)到區(qū)域性最佳化（local optima）；因此，對于過分刁鉆的語法描述，將影響合成器在最佳化過程的執(zhí)行時間。 （GateLevel Netlist Verification） 由合成器產(chǎn)生的netlist，會在這個階段進(jìn)行第二次的電路仿真；一般稱之為邏輯閘層次的電路功能驗證，或稱為Pamp。R前的仿真，簡稱前段仿真（presimulation）。在此階段，主要的工作是要確認(rèn)，經(jīng)由合成器所合成的電路，是否如同原始的設(shè)計描述般，符合您的功能需求；利用邏輯閘層次仿真器（gatelevel simulator），配合在功能驗證時已經(jīng)建立的test bench，便可達(dá)到這個目的。 這里出現(xiàn)兩個新的名詞：VITAL（VHDL Initiative Toward ASIC Library）、library及Verilog library；兩者均可視為先前所提及的cell library當(dāng)中的timing model。在presimulation中，一般只考慮閘延遲，而聯(lián)機(jī)延遲在此處是不予考慮的（通常在電路合成階段，是無法預(yù)測實際聯(lián)機(jī)的長度，因此也就無法推測聯(lián)機(jī)所造成的延遲）。 時序變異（timing variation）是此處經(jīng)常出現(xiàn)的發(fā)生錯誤，這當(dāng)中包括了，設(shè)定時間（setup time）或保持時間（holding time）的不符合，以及脈沖干擾（glitch）現(xiàn)象的發(fā)生。而這些時序變異，基本上都是只是單純考慮閘延遲時所造成的結(jié)果。 6. 配置與繞線（Place and Routing） 這里包含了三項主要的工作：平面規(guī)劃（floor planning）、配置（placement）及繞線（routing）。還記得在設(shè)計描述的步驟，您已將ASIC劃分成數(shù)個模塊了嗎？floor planning的工作便是，適當(dāng)?shù)匾?guī)劃這些劃分好模塊在芯片上的位置。 比起模塊內(nèi)邏輯閘間的接線，各模塊之間互連訊號的接線，通常會比較長，因此，他們所產(chǎn)生的延遲會主控ASIC的性能；在次微米制程上，此種現(xiàn)象更為顯著，這也就是為何先前特別強(qiáng)調(diào)，模塊劃分的重要性。完成平面規(guī)劃之后，Pamp。R工具便接著完成各模塊方塊內(nèi)邏輯閘的放置與繞線。 （Post Layout Verification） 在這個階段，經(jīng)過Pamp。R之后的電路，除了須重復(fù)驗證，是否仍符合原始之功能設(shè)計之外，工程師最關(guān)心的是，在考慮實體的閘延遲及聯(lián)機(jī)延遲的條件之下，電路能否正常運(yùn)作。與邏輯閘層次的電路功能驗證時發(fā)生的情況相同，您將面對諸如setup time、holding time及glitch的問題；不同的是，此時若真有錯誤發(fā)生，您將面對更冗長的重復(fù)修正周期（iteration cycle）。也就是說，您可能需要回到最原始的步驟：修改HDL設(shè)計描述，重新再跑一次相同的流程。 麻煩還沒有完，由于需要參考的參數(shù)非常的多，仿真時間將花費(fèi)您數(shù)倍于先前的仿真。經(jīng)由Pamp。R工具所產(chǎn)生的標(biāo)準(zhǔn)延遲格式（Standard Delay Format, SDF）檔，提供了詳實的物理層次的延遲參數(shù)；透過VITAL的參數(shù)回傳機(jī)制（backannotation），仿真器能夠精確的預(yù)估數(shù)字電路的電氣行為，并且指示出發(fā)生時序錯誤的時間點(diǎn)，而您所須付出的代價就是 “ 時間 ” 。最后，非常幸運(yùn)的您完成了這項驗證工作，便可以signoff，等著您的ASIC vendor交貨了。 整個設(shè)計流程在此只能算是大概介紹完畢 ；這當(dāng)中牽涉到許多未提及的層面，其中包括了時脈（clock tree）、測試設(shè)計（Design for Test）、功能一致性驗證（function equivalence check）、以及靜態(tài)仿真（static simulation）等等。 結(jié)論 假使設(shè)計硬件電路能像寫軟件這樣方便，那該是多么美好的景象；硬件描述語言的高階合成電路設(shè)計，為我們打開了這扇窗。事實上，VHDL及Verilog HDL并非唯一的硬件描述語言，基于相似的目的，早期也發(fā)展出其它如ABEL及AHDL等硬件語言，但是由于支持的廠商不多，因此目前不如前者來得普遍。最近，VHDL及Verilog HDL的發(fā)展協(xié)會，為提供更一般化的電路描述，已制定了能夠同時描述數(shù)字及模擬混合電路的描述語法（注4），相信支持其語法的相關(guān)EDA工具，應(yīng)該能在近期面市。 為能迎接系統(tǒng)芯片（System on One Chip, SoC）以及智產(chǎn)權(quán)（Intellectual Property, IP）的時代來臨，各EDA工具的供貨商無不卯足全力，企圖在下一世代的設(shè)計流程上，站在業(yè)界領(lǐng)先的地位。Synopsys及Cadence更是相繼推出應(yīng)用功能一致性驗證及靜態(tài)仿真等技術(shù)的產(chǎn)品，例如：Formality、PrimeTime（Synopsys）以及Affirma（Cadence）；其它諸如預(yù)先平面規(guī)劃（prefloorplanning）等新的設(shè)計觀念亦不斷地被提出。雖然電路的設(shè)計工具及觀念不斷推陳出新，但是對傳統(tǒng)的芯片設(shè)