【正文】 anguage）等多種設計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整 PLD 設計流程。Quartus II 支 持 Altera 的 IP 核 ， 包 含 了 LPM/MegaFunction 宏 功 能 模 塊 庫 ，使 用 戶 可 以 充 分 利 用 成 熟 的 模 塊 ， 簡 化 了 設 計 的 復 雜 性 、 加 快 了 設 計 速 度 。 對 第 三方 EDA 工 具 的 良 好 支 持 也 使 用 戶 可 以 在 設 計 流 程 的 各 個 階 段 使 用 熟 悉 的 第 三 方EDA 工 具 。此 外 ， Quartus II 通 過 和 DSP Builder 工 具 與 Matlab/Simulink 相 結(jié) 合 ，可 以 方 便 地 實 現(xiàn) 各 種 DSP 應 用 系 統(tǒng) ； 支 持 Altera 的 片 上 可 編 程 系 統(tǒng) （ SOPC） 開發(fā) ， 集 系 統(tǒng) 級 設 計 、 嵌 入 式 軟 件 開 發(fā) 、 可 編 程 邏 輯 設 計 于 一 體 ， 是 一 種 綜 合 性 的 開發(fā) 平 臺 。 調(diào)試與仿真 創(chuàng)建工程在 Quartus II 中 新 建 一 個 VHDL File 文 件 ， 將 VHDL 代 碼 輸 入 這 個 文 件 ， 并保 存 到 工 作 目 錄 ， 名 為 。利 用 new preject wizard 工 具 創(chuàng) 建 一 個 工 程 ， 工 程 名 為 led,頂 層 文 件 實 體名 為 led， 并 將 上 面 創(chuàng) 建 的 文 件 加 入 到 工 程 中 。 編譯前設置（ 1） 選 擇 目 標 芯 片 。 用 assignmemts?settings 命 令 ， 彈 出 settings 對話 框 ， 選 擇 目 標 芯 片 為 EP2C5T144C8N。東華理工大學長江學院畢業(yè)論文 第五章 調(diào)試及仿真圖 51 選擇目標器件（ 2） 選 擇 工 作 方 式 ， 編 程 方 式 ， 及 閑 置 引 腳 狀 態(tài) 單 擊 上 圖 中 的 deviceamp。pin options 按 鈕 ， 彈 出 deviceamp。pin options 窗 口 。 在 General 項 中 選 中 autorestart configuration after error,使 對 FPGA 的 配 置 失 敗 后 能 自 動 重 新 配 置 ，并 加 入 JTAG 用 戶 編 碼 。圖 62 選擇配置器件工作方式在 Configuration 項 中 ， 其 下 方 的 Generate pressed bitstreams 處 打勾 ， 這 樣 就 能 產(chǎn) 生 用 于 EPCS 的 POF 壓 縮 配 置 文 件 。在 Configuration 選 項 頁 ， 選 擇 配 置 器 件 為 EPCS1， 其 配 置 模 式 選 擇 為active serial。東華理工大學長江學院畢業(yè)論文 第五章 調(diào)試及仿真圖 63 選擇編程方式在 Unused pins 項 ， 將 目 標 器 件 閑 置 引 腳 狀 態(tài) 設 置 高 阻 態(tài) ， 即 選 擇 As input,tristated。圖 64 設置閑置引腳狀態(tài) 編譯設 置 好 前 面 的 內(nèi) 容 之 后 ， 就 可 以 進 行 編 譯 了 。 選 擇 Processing 菜 單 中 start pilation， 在 窗 口 的 下 方 processing 欄 中 顯 示 編 譯 信 息 。東華理工大學長江學院畢業(yè)論文 第五章 調(diào)試及仿真圖 65 全程編譯成功完成完 成 后 在 工 程 管 理 窗 口 左 是 角 顯 示 了 工 程 led 的 層 次 結(jié) 構(gòu) 和 其 中 結(jié) 構(gòu) 模 塊 耗用 的 邏 輯 宏 單 元 數(shù) 。 此 欄 的 右 邊 是 編 譯 處 理 流 程 ， 包 括 數(shù) 據(jù) 網(wǎng) 表 建 立 、 邏 輯 綜 合 、適 配 、 配 置 文 件 裝 配 和 時 序 分 析 等 。 時序仿真（ 1） 新 建 一 個 矢 量 波 形 文 件 ， 同 時 打 開 波 形 編 輯 器 。 設 置 仿 真 時 間 為 50us,保 存 波 形 文 件 為 。（ 2） 將 工 程 yz_ok 的 端 口 信 號 名 選 入 波 形 編 輯 器 中 ， 所 選 的 端 口 有clk,enable 及 總 線 h0 和 h8。 設 置 clk 的 時 鐘 周 期 為 2us， 占 空 比 為 50%。圖 66 選擇仿真控制東華理工大學長江學院畢業(yè)論文 第五章 調(diào)試及仿真仿 真 器 參 數(shù) 設 置 。 選 擇 菜 單 Assignment 中 的 Settings， 在 Settings 窗 口 下選 擇 Simulator， 在 右 側(cè) 的 simulation mode 項 下 選 擇 timing， 即 選 擇 時 序 仿 真 ，并 選 擇 仿 真 激 勵 文 件 名 。 選 擇 simulation options 欄 ， 確 認 選 定simulation coverage reporting。 毛 刺 檢 測 Glitch detection 為 1ns 寬 度 。選中 Run simulation until all vector stimuli 全 程 仿 真 ?，F(xiàn) 在 所 有 設 置 進 行 完 畢 ， 在 菜 單 processing 項 下 選 擇 start simulation，直 到 出 現(xiàn) simulation was successful， 仿 真 結(jié) 束 。 仿 真 文 件 simulation report 通 常 會 自 動 彈 出 ， 否 則 選 擇 processing?simulation report 。圖 67 仿真波形輸出東華理工大學長江學院畢業(yè)論文 結(jié) 論結(jié) 論經(jīng)過了兩個多月的學習和工作，我終于完成了《基于 FPGA 點陣顯示屏設計》的論文。從開始接到論文題目到系統(tǒng)的實現(xiàn)，再到論文文章的完成，每走一步對我來說都是新的嘗試與挑戰(zhàn)，這也是我在大學期間獨立完成的最大的項目。在這段時間里，我學到了很多知識也有很多感受，從對 FPGA，LED 等相關(guān)技術(shù)不太了解的狀態(tài)，我開始了獨立的學習和試驗，查看相關(guān)的資料和書籍，讓自己頭腦中模糊的概念逐漸清晰，使自己非常稚嫩作品一步步完善起來，每一次改進都是我學習的收獲，每一次試驗的成功都會讓我興奮好一段時間。從中我也充分認識到了單片機技術(shù)給我們生活帶來的樂趣。 雖然我的論文作品不是很成熟，還有很多不足之處，但我可以自豪的說，這里面的每一段代碼，都有我的勞動。當看著自己的程序，自己成天相伴的系統(tǒng)能夠健康的運行，真是莫大的幸福和欣慰。這次做論文的經(jīng)歷也會使我終身受益，我感受到做論文是要真真正正用心去做的一件事情，是真正的自己學習的過程和研究的過程，沒有學習就不可能有研究的能力，沒有自己的研究，就不會有所突破。希望這次的經(jīng)歷能讓我在以后學習中激勵我繼續(xù)進步。東華理工大學長江學院畢業(yè)論文 致 謝致 謝本論文是在導師朱志甫老師的悉心指導下完成的。感謝朱老師對我的辛勤培育。從論文的立題到實驗的設計以及論文的撰寫整個過程無不浸透著老師的心血。他廣博的學識，嚴肅的科學態(tài)度，嚴謹?shù)闹螌W精神，靈活的思維方式，耐心細致的言傳身教深深感染激勵著我，將使我終身受益。導師不但在學習上給予我耐心細致的指導，在生活中也給了我莫大的關(guān)懷，這份師恩我將終身難忘。此外，我的論文也得了很多人的幫助，在此對他們表示深深的感謝。感謝機械與電子工程學院所有同屆的同學對我生活和學習的關(guān)心和幫助,特別是08 級電信二班的同學在寫論文和編輯 word 方面給與我的幫助。我為自己能夠在這樣一個溫暖和諧的班級體中學習工作，深感溫暖、愉快和幸運。東華理工大學長江學院畢業(yè)論文 附錄一28參考文獻[1] 張毅剛 主編 《FPGA 原理及應用》 高等教育出版社，2022[2] 李光飛 編著 《FPGA 課程設計實例指導》 北京航空航天出版社，2022[3] 姜雪松，吳玉春，王鷹 . 設計實例與仿真[M]. 北京：機械工業(yè)出版社，[4] 徐光軍，徐光輝. CPLD/FPGA 的開發(fā)與應用[M]. 北京：電子工業(yè)出版社,[5] 周潤雅等 . 基于 QuartusII FPGA /CPLD 的數(shù)字系統(tǒng)設計實例 [M]. 北京：電子工業(yè)出版[6] 譚偉澤， FPGA 器件的 VHDL 語言優(yōu)化設計方法[J].南寧職業(yè)技術(shù)學院學報.[7] 宋瀟，李佩佩，[J],科技信息：[8] 張凱， 實例剖析[M],北京：國防工業(yè)出版社，2022[9] 鄭亞明， QuartusII [M],北京：國防工業(yè)出版社，2022[10] 李衍， 技術(shù)入門與提高[M],西安：西安電子科技大學出版社，2022[11] 姚遠， 應用技術(shù)開發(fā)入門與實例[M],北京：人民郵電出版社，2022[12] PETER R. WILSON. UNDERSTANDING THE FPGA DESIGN FLOW, Electronics world,2022(1865):3235 [13] . Wu。 . Hu。 . Lai。 . Wang The Reconfigurable Embedded NcSystem Based On Fpga .Key Engineering Materials ,2022(1):703708. [14] Adec .VHDL Language Reference Guide. NV USA,1999東華理工大學長江學院畢業(yè)論文 附錄一29附錄一 程序清單：// synthesis translate_off`timescale 1ns / 100ps// synthesis translate_onmodule led_pio ( // inputs: address, chipselect, clk, reset_n, write_n, writedata, // outputs: out_port )。 output [ 7: 0] out_port。 input [ 1: 0] address。 input chipselect。 input clk。 input reset_n。 input write_n。 input [ 7: 0] writedata。 wire clk_en。 reg [ 7: 0] data_out。 wire [ 7: 0] out_port。 assign clk_en = 1。 //s1, which is an e_avalon_slave always @(posedge clk or negedge reset_n) begin if (reset_n == 0) data_out = 0。 else if (chipselect amp。amp。 ~write_n amp。amp。 (address == 0)) data_out = writedata[7 : 0]。 end assign out_port = data_out。EndmoduleModule led_point ( // inputs:東華理工大學長江學院畢業(yè)論文 附錄一 address, chip_select, clock, read, reset_n, write, write_data, // outputs: