【正文】 示后分別為“+1”或“1”，因此其和合路信號相乘后只是合路信號的符號位發(fā)生了改變，電路實現(xiàn)時只需在接收端把合路信號的符號位和數(shù)值位分別提取出來，符號位送入相乘器和接收端的Gold碼信號相乘,得到的結果作為符號位sign來決定數(shù)值位data輸入積分器后是累加還是累減。根據(jù)前面的規(guī)定：Gold碼中的“0”用正電平代替，“1”用負電平代替；而合路信號的符號位與之相反，“0”代表負電平，“1”代表正電平。因此可以用一個異或門來實現(xiàn)該相乘器。設合路信號的符號位為A接收端Gold碼信號為B由式（41）得到相乘后的結果為符號位sign： Sigh=A*B=10 if A=Bif A=B (41)當輸入積分器的符號位sign為“1”時，數(shù)值位data就在原來的基礎上累加；反之則做累減運算，直到一個Gold碼周期結束為止。一個積分周期結束時。：積分器實現(xiàn)代碼如下：library ieee。use 。use 。use 。entity digint isport(clk:in std_logic。clrn:in std_logic。en:in std_logic。data_sign:in std_logic。data_abs:in std_logic_vector(1 downto 0)。int_sign:out std_logic。int_abs:out std_logic_vector(6 downto 0))。end digint。architecture fun of digint isbeginprocess(clk,clrn)variable ind:integer range 0 to 3。variable re:integer range 127 to 127。beginind:=CONV_INTEGER(data_abs)。if(clk39。event and clk=39。139。)then if clrn=39。039。then re:=0。 else if en=39。139。then if data_sign=39。039。 then re:=reind。 else re:=re+ind。 end if。 end if。 end if。 if re0 then int_sign=39。039。 int_abs=conv_std_logic_vector(re,7)。 else int_sign=39。139。 int_abs=conv_std_logic_vector(re,7)。 end if。end if。end process。end fun。 積分器RTL級視圖 比較器的實現(xiàn)比較器的作用是比較積分器的輸出值與系統(tǒng)的同步尖峰值的大小。如果信號達到一定的值，即前面所說的尖峰值就同步了。如果小于尖峰值就輸出一個信號和分頻器的輸出進行與非運算生成控制信號控制本地Gold碼生成器使其置位，即向后滑動一個chip，直到同步為止。為了判斷是否達到尖峰值，（比較器）CMP127，與事先預定好的參考電平進行比較判決，這個參考電平通常取相關器輸出最大值的一半。本實驗中，相關器輸出的最大值是64，故參考值取為32左右就可以了。設參考值為C，比較器輸出的結果為D，可以得到（42）式。D=10 ififi=1127dataiCi=1127dataiC (42) 。 比較器實現(xiàn)代碼如下：library ieee。use 。use 。entity cmp127 isport(dataa:in std_logic_vector(7 downto 0)。datab:in std_logic_vector(7 downto 0)。clk:in std_logic。alb:out std_logic)。end cmp127。architecture syn of cmp127 issignal inta:std_logic。beginprocess(clk)beginif(clk39。event and clk=39。139。) then if dataadatab then inta=39。139。 else inta=39。039。 end if。end if。end process。alb=inta。end syn。 比較器RTL級視圖 分頻器的實現(xiàn)分頻器的作用是將輸入的時鐘信號進行127分頻，分頻信號的占空比為1:126，也就是說其中低電位的脈沖寬度為輸入時鐘信號的一個周期。當一個周期快要結束時，分頻器輸出一位脈沖寬度的高電平，然后拉低。另外一個作用是和比較器CMP127輸出信號經(jīng)過一個與非門后，產生控制信號在沒有同步的情況下對接收端偽隨機碼發(fā)生器置位，也就相當于接收端的偽隨機碼滑動了一個切普，直到接收端的偽碼跟發(fā)送端的偽碼同步為止。這樣整個系統(tǒng)的同步就實現(xiàn)了。分頻器的實現(xiàn)代碼如下：library ieee。use 。entity fd127 isport(clk:in std_logic。clrn:in std_logic。en:in std_logic。output:out std_logic)。end fd127。architecture aaa of fd127 issignal out_signal:std_logic。begin process(clk,clrn)variable count127:integer range 0 to 127。beginif(clk39。event and clk=39。139。)then if clrn=39。039。 then count127:=0。 out_signal=39。039。 elsif en=39。139。then if count127=126 then count127:=0。 out_signal=39。139。 else count127:=count127+1。 out_signal=39。039。 end if。 else out_signal=out_signal。end if。end if。output=out_signal。end process。end aaa。 分頻器RTL級視圖 分頻器仿真波形 其他模塊接收端相關檢測器除了積分器模塊，比較器模塊和分頻器模塊外還有一個異或門同步指示模塊和本地偽碼發(fā)生器模塊。前三個模塊最為重要，也是相關檢測器的核心模塊。設計上也是最為復雜的部分。同步指示模塊和本地偽碼模塊相對較為簡單。接收端的偽碼發(fā)生器模塊和發(fā)送端的偽碼發(fā)生模塊構造的Gold結構上完全相同，但是發(fā)送端的偽碼做了失步置位處理，而接收端開始時不做任何處理，只有當不同步時接收到置位信號才產生置位信號，即相位滑動。直到最后同步。每一路的相關檢測器的偽碼發(fā)生器和發(fā)送端的一一對應。異或同步指示模塊其實就是驅動一個發(fā)光二極管。輸入的兩路信號分別是發(fā)送端的偽隨機序列和接收端的偽隨機序列，作用是檢查接收端是否和發(fā)送端同步。如果不同步那么輸出信號就會驅動發(fā)光二極管發(fā)光，如果同步了，二極管就不亮了。，當同步時error穩(wěn)定為高電平。此時二極管長滅。異或門的實現(xiàn)代碼如下：library ieee。use 。entity sxor isport(in0:in std_logic。in1:in std_logic。clk:in std_logic。xorout:out std_logic)。end sxor。architecture a of sxor isbeginprocess(clk)beginif(clk39。event and clk=39。139。)then if(in0=in1)then xorout=39。139。 else xorout=39。039。 end if。end if。end process。end a。 異或同步指示模塊仿真波形第5章 系統(tǒng)的調試與仿真本文針對該擴頻通信同步系統(tǒng)，選用Altera公司Cyclone2系列的EP2C8Q208C8芯片作為目標芯片，該芯片含有8256個邏輯單元，可用I/O腳為138個，總的RAM位達到165888位,最高工作頻率可以達到300MHz。以Altera公司的新一代開發(fā)軟件QuartusⅡ，運用原理圖輸入和硬件描述語言輸入相結合的方法描述了整個設計過程，并進行了編譯、仿真及下載驗證，根據(jù)綜合編譯報告可知該系統(tǒng)內部邏輯資源占用2%，I/0腳占用13%左右，為以后的功能擴展預留了較多的資源。,仿真后得到的時序波形，其中rst_n為發(fā)送端Gold碼的清零信號；clk為Gold碼的工作時鐘，其頻率設為10MHz。setm是發(fā)端4個Gold碼發(fā)生器的置位信號。ref為相關檢測器輸入的參考信號，用8位二進制數(shù)表示，最高位表示符號位，“1”為正，“0為負,本系統(tǒng)的相關峰值大約為64，通常參考門限值取相關峰值的一半，仿真時為保證準確檢測，參考值設為“10100000”，也就是+34(比一半略高一些)；syn是收端Gold碼發(fā)生器1相位滑動的控制信號，如果發(fā)端Gold碼和收端Gold碼失步，就每隔128個時鐘周期，產生一個低電平對其置位，使之滑動一個碼元相位，在圖中為方便觀察，將syn反相得到其對收端Gold碼1置位時為高電平，平時為低電平；goldt1為發(fā)端Gold碼1的輸出；goldr1為收端Gold碼1的輸出其最終要與goldt1同步。,發(fā)端Gold碼out_mt0和收端Gold碼mout在stem1的作用下產生失步的仿真波形。發(fā)端setm1在連續(xù)高電平的作用下使Gold碼輸出全為高電平。，在經(jīng)過多次滑動相關檢測并置位后，發(fā)端Gold碼和收端Gold碼達到同步。并停止檢測。 系統(tǒng)頂層模塊 發(fā)端與收端Gold碼失步 收端Gold碼滑動一個碼元 收端Gold碼和發(fā)端Gold碼同步第6章 總結與展望 總結在本次設計實現(xiàn)中，我也遇到了很多問題例如原理圖輸入的方法，頂層文件的設置，系統(tǒng)如何進行仿真，在硬件語言編程中出現(xiàn)了很多錯誤等一些問題。但進過自己查閱文獻，咨詢老師和同學加上自己的實踐，我都一一的解決了這些問題，并從中學習到了很多知識，這是畢設帶給我的最大財富。擴頻通信以其抗干擾能力強、抗多徑衰落強、保密性好、可碼分多址通信等諸多優(yōu)點在現(xiàn)代通信系統(tǒng)中占據(jù)了強有力的地位，成為現(xiàn)代高技術通信傳輸方式。本文從直接序列擴頻接收機的相關檢測器設計入手，介紹了三種偽碼同步跟蹤方法的特點，詳細介紹了CDMA擴頻通信同步系統(tǒng)的實現(xiàn)。并利用verilog程序進行了系統(tǒng)性的仿真。(1)較詳細闡述擴頻通信中同步系統(tǒng)的原理及實現(xiàn)方法以及偽隨機碼的產生方法，并給出了利用原理圖輸入和硬件描述語言輸入兩種不同方式構建系統(tǒng)的過程。(2)主要針對偽隨機碼良好的自相關特性，介紹同步系統(tǒng)的是如何捕捉同步。并在Quartus 。 (3)利用FPGA為核心的開發(fā)平臺進行系統(tǒng)的設計與仿真，并利用了兩種設計輸入法最大程度簡化構造難度。(4)系統(tǒng)完善的介紹發(fā)送端和接收端的工作原理與設計方案。(5)對各個模塊做綜合優(yōu)化，使系統(tǒng)能運行在較高速度上。 展望(1)在追蹤CDMA技術的同時，深入研究其它擴頻通信技術如跳頻和跳時并在FPGA平臺上加以實現(xiàn)。(2)繼續(xù)深入研究軟件無線電在CDMA技術上的應用和另外兩種同步跟蹤技術的算法。(3)繼續(xù)拓展研究CDMA從發(fā)送到接收的整個過程，并利用FPGA實現(xiàn)。(4)深入學習FPGA的相關知識，使自己在硬件設計上不斷提高。(5)繼續(xù)學習深造關于硬件系統(tǒng)設計，移動通信的相關知識使自己在硬件通信設計和研發(fā)更上一層樓。謝 辭本文的編寫是在鄧茜老師的悉心指導下完成的。在這幾個月的畢業(yè)設計過程中，鄧茜老師不僅在畢業(yè)設計方面給了我很大的指導與幫助，而且其他方面也給予了諸多照顧。鄧老師寬廣的胸懷、嚴謹?shù)闹螌W態(tài)度、實事求是的工作作風、敏銳的觀察力以及待人方面的寬松態(tài)度，都是我學習的榜樣，使我受益匪淺，終生難忘。在論文完成之際，謹向鄧茜老師致以誠摯的感謝與崇高的敬意感謝班主任劉贛華老師給我論文工作上的指導，感謝江輝同學在學習方面的幫助，感謝梁小朋等老師的幫助。機房良好、和諧、融洽、積極、向上的學習與工作氛圍為我的論文工作的順利完成提供了保證。同時，特別感柳朝同學在生活上給予的幫助。最后，我要感謝我的父母。感謝他們對我的關心、幫助、支持與信任。我學業(yè)的順利完成與他們的無私奉獻分不開，在此謹以此文獻給我的父母。參考文獻[1]PolydomsA，Weher unified approach to serial search SpreasSpectrum codeacquisition[J].IEEE .[2]劉芳,基于FPGA的擴頻通信基帶系統(tǒng)的研究與設計[D]大連：大連海事大學通信與信息系統(tǒng)專業(yè)，2005.[3]李宏飛,直擴信號的同步與跟蹤技術研究[D]西安：西北工業(yè)大學通信與信息系統(tǒng)專業(yè)，2005.[5]褚振勇，[M].西安電子科技大學出版社，2002.[6]何世彪，[M].電子工業(yè)出版社，.[7]田耘，徐文波，[M].電子工業(yè)出版社，.[8]田日才，[M]，.[9]樊昌信,張甫翊,徐炳祥,[M].國防工業(yè)出版社,.[10]王誠,吳繼華等,.A