【正文】 示后分別為“+1”或“1”，因此其和合路信號相乘后只是合路信號的符號位發(fā)生了改變，電路實(shí)現(xiàn)時(shí)只需在接收端把合路信號的符號位和數(shù)值位分別提取出來，符號位送入相乘器和接收端的Gold碼信號相乘,得到的結(jié)果作為符號位sign來決定數(shù)值位data輸入積分器后是累加還是累減。根據(jù)前面的規(guī)定：Gold碼中的“0”用正電平代替，“1”用負(fù)電平代替；而合路信號的符號位與之相反，“0”代表負(fù)電平，“1”代表正電平。因此可以用一個(gè)異或門來實(shí)現(xiàn)該相乘器。設(shè)合路信號的符號位為A接收端Gold碼信號為B由式（41）得到相乘后的結(jié)果為符號位sign： Sigh=A*B=10 if A=Bif A=B (41)當(dāng)輸入積分器的符號位sign為“1”時(shí)，數(shù)值位data就在原來的基礎(chǔ)上累加；反之則做累減運(yùn)算，直到一個(gè)Gold碼周期結(jié)束為止。一個(gè)積分周期結(jié)束時(shí)。：積分器實(shí)現(xiàn)代碼如下：library ieee。use 。use 。use 。entity digint isport(clk:in std_logic。clrn:in std_logic。en:in std_logic。data_sign:in std_logic。data_abs:in std_logic_vector(1 downto 0)。int_sign:out std_logic。int_abs:out std_logic_vector(6 downto 0))。end digint。architecture fun of digint isbeginprocess(clk,clrn)variable ind:integer range 0 to 3。variable re:integer range 127 to 127。beginind:=CONV_INTEGER(data_abs)。if(clk39。event and clk=39。139。)then if clrn=39。039。then re:=0。 else if en=39。139。then if data_sign=39。039。 then re:=reind。 else re:=re+ind。 end if。 end if。 end if。 if re0 then int_sign=39。039。 int_abs=conv_std_logic_vector(re,7)。 else int_sign=39。139。 int_abs=conv_std_logic_vector(re,7)。 end if。end if。end process。end fun。 積分器RTL級視圖 比較器的實(shí)現(xiàn)比較器的作用是比較積分器的輸出值與系統(tǒng)的同步尖峰值的大小。如果信號達(dá)到一定的值，即前面所說的尖峰值就同步了。如果小于尖峰值就輸出一個(gè)信號和分頻器的輸出進(jìn)行與非運(yùn)算生成控制信號控制本地Gold碼生成器使其置位，即向后滑動(dòng)一個(gè)chip，直到同步為止。為了判斷是否達(dá)到尖峰值，（比較器）CMP127，與事先預(yù)定好的參考電平進(jìn)行比較判決，這個(gè)參考電平通常取相關(guān)器輸出最大值的一半。本實(shí)驗(yàn)中，相關(guān)器輸出的最大值是64，故參考值取為32左右就可以了。設(shè)參考值為C，比較器輸出的結(jié)果為D，可以得到（42）式。D=10 ififi=1127dataiCi=1127dataiC (42) 。 比較器實(shí)現(xiàn)代碼如下：library ieee。use 。use 。entity cmp127 isport(dataa:in std_logic_vector(7 downto 0)。datab:in std_logic_vector(7 downto 0)。clk:in std_logic。alb:out std_logic)。end cmp127。architecture syn of cmp127 issignal inta:std_logic。beginprocess(clk)beginif(clk39。event and clk=39。139。) then if dataadatab then inta=39。139。 else inta=39。039。 end if。end if。end process。alb=inta。end syn。 比較器RTL級視圖 分頻器的實(shí)現(xiàn)分頻器的作用是將輸入的時(shí)鐘信號進(jìn)行127分頻，分頻信號的占空比為1:126，也就是說其中低電位的脈沖寬度為輸入時(shí)鐘信號的一個(gè)周期。當(dāng)一個(gè)周期快要結(jié)束時(shí)，分頻器輸出一位脈沖寬度的高電平，然后拉低。另外一個(gè)作用是和比較器CMP127輸出信號經(jīng)過一個(gè)與非門后，產(chǎn)生控制信號在沒有同步的情況下對接收端偽隨機(jī)碼發(fā)生器置位，也就相當(dāng)于接收端的偽隨機(jī)碼滑動(dòng)了一個(gè)切普，直到接收端的偽碼跟發(fā)送端的偽碼同步為止。這樣整個(gè)系統(tǒng)的同步就實(shí)現(xiàn)了。分頻器的實(shí)現(xiàn)代碼如下：library ieee。use 。entity fd127 isport(clk:in std_logic。clrn:in std_logic。en:in std_logic。output:out std_logic)。end fd127。architecture aaa of fd127 issignal out_signal:std_logic。begin process(clk,clrn)variable count127:integer range 0 to 127。beginif(clk39。event and clk=39。139。)then if clrn=39。039。 then count127:=0。 out_signal=39。039。 elsif en=39。139。then if count127=126 then count127:=0。 out_signal=39。139。 else count127:=count127+1。 out_signal=39。039。 end if。 else out_signal=out_signal。end if。end if。output=out_signal。end process。end aaa。 分頻器RTL級視圖 分頻器仿真波形 其他模塊接收端相關(guān)檢測器除了積分器模塊，比較器模塊和分頻器模塊外還有一個(gè)異或門同步指示模塊和本地偽碼發(fā)生器模塊。前三個(gè)模塊最為重要，也是相關(guān)檢測器的核心模塊。設(shè)計(jì)上也是最為復(fù)雜的部分。同步指示模塊和本地偽碼模塊相對較為簡單。接收端的偽碼發(fā)生器模塊和發(fā)送端的偽碼發(fā)生模塊構(gòu)造的Gold結(jié)構(gòu)上完全相同，但是發(fā)送端的偽碼做了失步置位處理，而接收端開始時(shí)不做任何處理，只有當(dāng)不同步時(shí)接收到置位信號才產(chǎn)生置位信號，即相位滑動(dòng)。直到最后同步。每一路的相關(guān)檢測器的偽碼發(fā)生器和發(fā)送端的一一對應(yīng)。異或同步指示模塊其實(shí)就是驅(qū)動(dòng)一個(gè)發(fā)光二極管。輸入的兩路信號分別是發(fā)送端的偽隨機(jī)序列和接收端的偽隨機(jī)序列，作用是檢查接收端是否和發(fā)送端同步。如果不同步那么輸出信號就會(huì)驅(qū)動(dòng)發(fā)光二極管發(fā)光，如果同步了，二極管就不亮了。，當(dāng)同步時(shí)error穩(wěn)定為高電平。此時(shí)二極管長滅。異或門的實(shí)現(xiàn)代碼如下：library ieee。use 。entity sxor isport(in0:in std_logic。in1:in std_logic。clk:in std_logic。xorout:out std_logic)。end sxor。architecture a of sxor isbeginprocess(clk)beginif(clk39。event and clk=39。139。)then if(in0=in1)then xorout=39。139。 else xorout=39。039。 end if。end if。end process。end a。 異或同步指示模塊仿真波形第5章 系統(tǒng)的調(diào)試與仿真本文針對該擴(kuò)頻通信同步系統(tǒng)，選用Altera公司Cyclone2系列的EP2C8Q208C8芯片作為目標(biāo)芯片，該芯片含有8256個(gè)邏輯單元，可用I/O腳為138個(gè)，總的RAM位達(dá)到165888位,最高工作頻率可以達(dá)到300MHz。以Altera公司的新一代開發(fā)軟件QuartusⅡ，運(yùn)用原理圖輸入和硬件描述語言輸入相結(jié)合的方法描述了整個(gè)設(shè)計(jì)過程，并進(jìn)行了編譯、仿真及下載驗(yàn)證，根據(jù)綜合編譯報(bào)告可知該系統(tǒng)內(nèi)部邏輯資源占用2%，I/0腳占用13%左右，為以后的功能擴(kuò)展預(yù)留了較多的資源。,仿真后得到的時(shí)序波形，其中rst_n為發(fā)送端Gold碼的清零信號；clk為Gold碼的工作時(shí)鐘，其頻率設(shè)為10MHz。setm是發(fā)端4個(gè)Gold碼發(fā)生器的置位信號。ref為相關(guān)檢測器輸入的參考信號，用8位二進(jìn)制數(shù)表示，最高位表示符號位，“1”為正，“0為負(fù),本系統(tǒng)的相關(guān)峰值大約為64，通常參考門限值取相關(guān)峰值的一半，仿真時(shí)為保證準(zhǔn)確檢測，參考值設(shè)為“10100000”，也就是+34(比一半略高一些)；syn是收端Gold碼發(fā)生器1相位滑動(dòng)的控制信號，如果發(fā)端Gold碼和收端Gold碼失步，就每隔128個(gè)時(shí)鐘周期，產(chǎn)生一個(gè)低電平對其置位，使之滑動(dòng)一個(gè)碼元相位，在圖中為方便觀察，將syn反相得到其對收端Gold碼1置位時(shí)為高電平，平時(shí)為低電平；goldt1為發(fā)端Gold碼1的輸出；goldr1為收端Gold碼1的輸出其最終要與goldt1同步。,發(fā)端Gold碼out_mt0和收端Gold碼mout在stem1的作用下產(chǎn)生失步的仿真波形。發(fā)端setm1在連續(xù)高電平的作用下使Gold碼輸出全為高電平。，在經(jīng)過多次滑動(dòng)相關(guān)檢測并置位后，發(fā)端Gold碼和收端Gold碼達(dá)到同步。并停止檢測。 系統(tǒng)頂層模塊 發(fā)端與收端Gold碼失步 收端Gold碼滑動(dòng)一個(gè)碼元 收端Gold碼和發(fā)端Gold碼同步第6章 總結(jié)與展望 總結(jié)在本次設(shè)計(jì)實(shí)現(xiàn)中，我也遇到了很多問題例如原理圖輸入的方法，頂層文件的設(shè)置，系統(tǒng)如何進(jìn)行仿真，在硬件語言編程中出現(xiàn)了很多錯(cuò)誤等一些問題。但進(jìn)過自己查閱文獻(xiàn)，咨詢老師和同學(xué)加上自己的實(shí)踐，我都一一的解決了這些問題，并從中學(xué)習(xí)到了很多知識，這是畢設(shè)帶給我的最大財(cái)富。擴(kuò)頻通信以其抗干擾能力強(qiáng)、抗多徑衰落強(qiáng)、保密性好、可碼分多址通信等諸多優(yōu)點(diǎn)在現(xiàn)代通信系統(tǒng)中占據(jù)了強(qiáng)有力的地位，成為現(xiàn)代高技術(shù)通信傳輸方式。本文從直接序列擴(kuò)頻接收機(jī)的相關(guān)檢測器設(shè)計(jì)入手，介紹了三種偽碼同步跟蹤方法的特點(diǎn)，詳細(xì)介紹了CDMA擴(kuò)頻通信同步系統(tǒng)的實(shí)現(xiàn)。并利用verilog程序進(jìn)行了系統(tǒng)性的仿真。(1)較詳細(xì)闡述擴(kuò)頻通信中同步系統(tǒng)的原理及實(shí)現(xiàn)方法以及偽隨機(jī)碼的產(chǎn)生方法，并給出了利用原理圖輸入和硬件描述語言輸入兩種不同方式構(gòu)建系統(tǒng)的過程。(2)主要針對偽隨機(jī)碼良好的自相關(guān)特性，介紹同步系統(tǒng)的是如何捕捉同步。并在Quartus 。 (3)利用FPGA為核心的開發(fā)平臺(tái)進(jìn)行系統(tǒng)的設(shè)計(jì)與仿真，并利用了兩種設(shè)計(jì)輸入法最大程度簡化構(gòu)造難度。(4)系統(tǒng)完善的介紹發(fā)送端和接收端的工作原理與設(shè)計(jì)方案。(5)對各個(gè)模塊做綜合優(yōu)化，使系統(tǒng)能運(yùn)行在較高速度上。 展望(1)在追蹤C(jī)DMA技術(shù)的同時(shí)，深入研究其它擴(kuò)頻通信技術(shù)如跳頻和跳時(shí)并在FPGA平臺(tái)上加以實(shí)現(xiàn)。(2)繼續(xù)深入研究軟件無線電在CDMA技術(shù)上的應(yīng)用和另外兩種同步跟蹤技術(shù)的算法。(3)繼續(xù)拓展研究CDMA從發(fā)送到接收的整個(gè)過程，并利用FPGA實(shí)現(xiàn)。(4)深入學(xué)習(xí)FPGA的相關(guān)知識，使自己在硬件設(shè)計(jì)上不斷提高。(5)繼續(xù)學(xué)習(xí)深造關(guān)于硬件系統(tǒng)設(shè)計(jì)，移動(dòng)通信的相關(guān)知識使自己在硬件通信設(shè)計(jì)和研發(fā)更上一層樓。謝 辭本文的編寫是在鄧茜老師的悉心指導(dǎo)下完成的。在這幾個(gè)月的畢業(yè)設(shè)計(jì)過程中，鄧茜老師不僅在畢業(yè)設(shè)計(jì)方面給了我很大的指導(dǎo)與幫助，而且其他方面也給予了諸多照顧。鄧?yán)蠋煂拸V的胸懷、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、實(shí)事求是的工作作風(fēng)、敏銳的觀察力以及待人方面的寬松態(tài)度，都是我學(xué)習(xí)的榜樣，使我受益匪淺，終生難忘。在論文完成之際，謹(jǐn)向鄧茜老師致以誠摯的感謝與崇高的敬意感謝班主任劉贛華老師給我論文工作上的指導(dǎo)，感謝江輝同學(xué)在學(xué)習(xí)方面的幫助，感謝梁小朋等老師的幫助。機(jī)房良好、和諧、融洽、積極、向上的學(xué)習(xí)與工作氛圍為我的論文工作的順利完成提供了保證。同時(shí)，特別感柳朝同學(xué)在生活上給予的幫助。最后，我要感謝我的父母。感謝他們對我的關(guān)心、幫助、支持與信任。我學(xué)業(yè)的順利完成與他們的無私奉獻(xiàn)分不開，在此謹(jǐn)以此文獻(xiàn)給我的父母。參考文獻(xiàn)[1]PolydomsA，Weher unified approach to serial search SpreasSpectrum codeacquisition[J].IEEE .[2]劉芳,基于FPGA的擴(kuò)頻通信基帶系統(tǒng)的研究與設(shè)計(jì)[D]大連：大連海事大學(xué)通信與信息系統(tǒng)專業(yè)，2005.[3]李宏飛,直擴(kuò)信號的同步與跟蹤技術(shù)研究[D]西安：西北工業(yè)大學(xué)通信與信息系統(tǒng)專業(yè)，2005.[5]褚振勇，[M].西安電子科技大學(xué)出版社，2002.[6]何世彪，[M].電子工業(yè)出版社，.[7]田耘，徐文波，[M].電子工業(yè)出版社，.[8]田日才，[M]，.[9]樊昌信,張甫翊,徐炳祥,[M].國防工業(yè)出版社,.[10]王誠,吳繼華等,.A