【正文】 而不需要對不影響功能的與工藝有關的因素花費過多的時間和精力。3． 設計方法靈活、支持廣泛。VHDL語言可以支持自上而下（Top Down）和基于庫（LibraryBased）的設計方法，支持同步電路、異步電路、FPGA以及其它隨機電路的設計。4． 系統(tǒng)硬件描述能力強。VHDL語言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的數(shù)學模型直至門級電路。另外，高層次的行為描述可以與低層次的RTL描述和結構描述混合使用。 試簡述用VHDL語言設計電子線路的一般流程。解：所謂用VHDL設計是指由設計者編寫代碼，然后用模擬器驗證其功能，再把這些代碼綜合成一個與工藝無關的網絡表，即翻譯成由門和觸發(fā)器等基本邏輯元件組成的原理圖（門級電路），最后完成硬件設計。，分5步進行。 VHDL的一般設計流程第1步：系統(tǒng)分析和劃分。第2步：行為級描述和仿真。第3步：RTL級描述和仿真。第4步：邏輯綜合。第5步：電路物理實現(xiàn)。 VHDL語言由幾個設計單元組成？分別是什么？哪些部分是可以單獨編譯的源設計單元？解：VHDL語言由實體（entity）、結構體（architecture）、配置（configuration）、包集合（package）和庫（library）5個部分組成。前4種是可分別編譯的源設計單元。 對下面的功能寫一個實體(ponent_a)和一個結構體(rtl) d_out ＝ (a_in and b_in) and c_in 。類型指定為std_logic。解：entity ponent_a isport (a_in,b_in,c_in : in std_logic。 d_out : out std_logic)。end ponent_a。 實體architecture rtl of ponent_a isbegin d_out ＝ (a_in and b_in) and c_in 。end rtl。 結構體 一個程序包由哪兩部分組成？包體通常包含哪些內容？解：一個程序包由下面兩部分組成：包頭部分和包體部分。包體(body)由包頭中指定的函數(shù)和過程的程序體組成，描述包頭中所說明的子程序（即函數(shù)和過程）的行為，包體可以與元件的一個architecture類比。 數(shù)據類型bit在哪個庫中定義？哪個（哪些）庫和程序包總是可見的？解：數(shù)據類型bit在標準庫std中定義。VHDL標準中規(guī)定工作庫work、標準庫std及std庫中的standard程序包總是可見的。 VHDL語言中，3類數(shù)據對象——常數(shù)、變量、信號的實際物理含義是什么？解：常數(shù)是一個恒定不變的值，在數(shù)字電路設計中常用來表示電源和地等。變量是一個局部量，用來暫時保存信息，與硬件之間沒有對應關系。 信號是電子電路內部硬件連接的抽象，是一個全局量，它對應地代表物理設計中的某一條硬件連接線。 變量和信號在描述和使用時有哪些主要區(qū)別？解：變量只能在進程（process）和子程序（包括函數(shù)（function）和過程（procedure）兩種）中說明和使用；是一個局部量，不能將信息帶出對它做出定義的當前設計單元；用來暫時保存信息，與硬件之間沒有對應關系；對變量的賦值是立即生效的，不存在任何的延時行為；賦值符號為“:=”。信號只能在VHDL的并行部分說明，在順序部分和并行部分都可以使用；是一個全局量，用來進行進程之間的通信；是電子電路內部硬件連接的抽象，它對應地代表物理設計中的某一條硬件連接線；對信號的賦值不是立即進行的，即需要經過一段延時，信號才能得到新值，明顯地體現(xiàn)了硬件系統(tǒng)的特征；賦值符號為“=”。 bit和std_logic兩種數(shù)據類型有什么區(qū)別？解：數(shù)據類型 bit 只有兩種取值‘0’和 ‘1’；數(shù)據類型 std_logic 有9種取值，分別是‘U’,‘X’,‘0’,‘1’,‘Z’,‘W’,‘L’,‘H’,‘’；其中，‘U’ – Uninitialized （未定）‘X’ Forcing Unknown（強未知）‘0’ Forcing 0（強0）‘1’ Forcing 1（強1）‘Z’ High Impedance（高阻）‘W’ Weak Unknown（弱未知）‘L’ Weak 0（弱0）‘H’ Weak 1（弱1）‘’ Don’t care（無關，即不可能情況） VHDL語言中，以下3個表達式是否等效？為什么？ a ＜= not b and (c or d)。a ＜= not b and c or d。a ＜= not (b and c) or d。解：這3個表達式不等效（原因略）。 進程（process）的啟動條件是什么？解：為啟動進程，在進程結構中必須包含一個顯式的敏感信號表或包含一個wait語句，即只有敏感信號表中或wait語句后的敏感信號發(fā)生變化，進程才被啟動。 什么是層次化設計？解：在一個大型設計中，通常一個實體（稱頂層實體）中包含若干個元件（實體），并將其相互連接起來。元件可以嵌套，即低層元件又可以包含更低一層的元件。這種設計方法稱為層次化設計。利用層次化描述方法可以將已有的設計成果方便地用到新的設計中，大大提高設計效率。 ，即在元件top中例化元件c1（2次）和元件c2。解：entity top is port(a，b，c，d：in std_logic；q：out std_logic)；end top；architecture hierarchy_top of top is ponent c1 port(a，b：in std_logic；q1：out std_logic)； end ponent。 ponent c2 port(d1，d2：in std_logic；q：out std_logic)； end ponent。 signal il，i2：std_logic；begin u1：c1 port map(a，b，il)； u2：c1 port map(c，d，i2)； u3：c2 port map(i1，i2，q)；end hierarchy_top； 試用case語句設計一個四——十六線譯碼器。解：library ieee。use 。entity deco_4_16 isport(en:in std_logic。 a: in std_logic_vector(3 downto 0)。y: out std_logic_vector(15 downto 0))。end deco_4_16。architecture rtl of deco_4_16 issignal temp_out : std_logic_vector(15 downto 0)。begin process(en,a)beginif (en=39。039。) then case a iswhen 0000 = temp_out=1111111111111110。when 0001 = temp_out=1111111111111101。when 0010 = temp_out=1111111111111011。when 0011 = temp_out=1111111111110111。when 0100 = temp_out=1111111111101111。when 0101 = temp_out=1111111111011111。when 0110 = temp_out=1111111110111111。when 0111 = temp_out=1111111101111111。when 1000 = temp_out=1111111011111111。when 1001 = temp_out=1111110111111111。when 1010 = temp_out=1111101111111111。when 1011 = temp_out=1111011111111111。when 1100 = temp_out=1110111111111111。when 1101 = temp_out=1101111111111111。when 1110 = temp_out=1011111111111111。when 1111 = temp_out=0111111111111111。when others = temp_out=1111。end case。elsetemp_out = 1111111111111111。end if。y = temp_out。end process。end rtl。 設計一個元件，該元件具有下面的行為：selq00a nand b01a or b10a nor b11a and bothers“XX”(1) 用if 語句。(2) 用case語句。(3) 用when else語句。(1) 用if 語句。library ieee。use 。entity ponent_1_if is port(a,b,sel: in std_logic_vector(1 downto 0)。 q: out std_logic_vector(1 downto 0))。end ponent_1_if。architecture ponent_1_if_rtl of ponent_1_if isbegin process(a,b,sel)beginif (sel=00) then q= a nand b。elsif (sel=01) then q= a or b。elsif (sel=10) then q= a nor b。elsif (sel=11) then q= a and b。elseq= XX。end if。end process。end ponent_1_if_rtl。（2）用case語句。 略（3）用when else語句。略 試述系統(tǒng)算法流程圖和 ASM圖的相同和相異處，它們之間的關系如何?解：相同點：它們都是描述數(shù)字系統(tǒng)功能最普通且常用的工具。都是用約定的幾何圖形、指向線(箭頭線)和簡練的文字說明來描述系統(tǒng)的基本工作過程，即描述系統(tǒng)的工作流程。不同點：算法流程圖是一種事件驅動的流程圖，只表示事件發(fā)生的先后，與系統(tǒng)時序無關。而ASM圖已具體為時鐘CP驅動的流程圖，能表示事件的精確時間間隔序列。算法流程圖的傳輸框可能對應ASM圖中的一個或幾個狀態(tài)框，即控制器的狀態(tài)。關系：可以由算法流程圖推導ASM圖，關鍵是決定算法流程圖的傳輸框應該轉化成ASM圖的狀態(tài)框還是條件框，以及何時應該根據時序關系增加狀態(tài)框。轉換原則有3條：原則1：在ASM圖的起始點應安排一個狀態(tài)框。原則2：必須用狀態(tài)框分開不能在同一時鐘周期完成的寄存器操作。原則3：如果判斷框中的轉移條件受前一個寄存器操作的影響，應在它們之間安排一個狀態(tài)框。 在T1狀態(tài)下，如果控制輸入Y和Z分別等于1和0，系統(tǒng)實現(xiàn)條件操作：寄存器增1，并轉換到狀態(tài)T2。試按上述條件畫出一個部分ASM圖。T11110REG←REG+1YZ0216。T2 試分別畫出滿足下列狀態(tài)轉換要求的數(shù)字系統(tǒng)的ASM圖： (1)如果X＝0，控制器從狀態(tài)Tl變到狀態(tài)T2；如果X＝1，產生一個條件操作．并從狀態(tài)T1變到狀態(tài)T2。 (2)如果X＝1，控制器從狀態(tài)T1變到狀態(tài)T2，然后變到狀態(tài)T3；如果X＝0，控制器從狀態(tài)T1變到狀態(tài)T3。 (3)在T1狀態(tài)下，若XY＝00，變到狀態(tài)T2；若XY＝0l，變到狀態(tài)T3；若XY＝10，變到狀態(tài)T1；否則變到狀T4。X1T20T1（1）（2）（3）略 。試用每態(tài)一個觸發(fā)器的方法實現(xiàn)系統(tǒng)控制器。題圖 解：略 ，它有四個狀態(tài)和兩個輸入端。請完成下列問題(1)試畫出等效的ASM圖(狀態(tài)框是空的)；(2)用數(shù)據選擇器和譯碼器實現(xiàn)控制器。 控制器的狀態(tài)轉移圖解：（1）（2）略 設計一個數(shù)字系統(tǒng)，它有3個四位寄存器A、B和C，并實現(xiàn)下列操作：(1)啟動信號出現(xiàn)，傳送兩個二進制數(shù)給A和B；(2)如果A＜B，左移A的內容，結果傳送給C；(3)如果A＞B，右移B的內容，結果傳送給C；(4)如果A＝B，將數(shù)傳給C。解：略 ，寫出控制器狀態(tài)轉移圖，畫出控制器電路。解：X1X2X3X4/Z1Z2Z300180。180。/0001180。180。180。/000T1T001180。180。/000180。180。00/000180。180。180。180。/100180。180。180。180。/100180。180。1180。/0001180。01/010T2T4180。180。180。180。/0100180。01/010T3控制器電路圖略。 ，請畫出簡化后的ASM圖。 ASM圖解：簡化后的ASM圖為： 某系統(tǒng)ASM圖的部分VHDL描述如下，請補全該程序，并畫出該系統(tǒng)的ASM圖。解：增加程序如下：該系統(tǒng)的ASM圖：S0