【正文】 機中，它是實現(xiàn)通信的最簡便易行的方法，因此選用實現(xiàn)通信最方便的 RS232 串行通行接口，不僅能夠達到預(yù)先通信的目的，而且線路簡單易行。如圖 315 所示，51 系列單片機利用MAX232 芯片與 PC 機通信的電路配置圖。圖 37 采用 MAX232 接口的串行通信電路圖在本設(shè)計中，只需使用串行輸入 RXD,串行輸出 TXD，和地線 GND 來實現(xiàn)通信功能。由于 AT89S51 單片機的輸入、輸出電平為 TTL 電平，而 IBMPC 機配置的是 RS232C 標(biāo)準(zhǔn)串行接口，兩者的電氣規(guī)范不一致，微型計算機中的信號電平是 TTL 型的，即以 表示“1” ，以 表示“0” ，但如果采用這個電平傳送數(shù)據(jù)，那么在兩者距離增大時，很可能會使信號源點的邏輯“1”電平在到達目的點時衰減到 以下，從而使通信失敗，所以為了提高數(shù)據(jù)通信的可靠性和抵抗線路上各種噪聲影響，以及完成與 RS232C 通信總線數(shù)據(jù)通信的功能，必須進行電平轉(zhuǎn)換。圖 38 MAX232 與單片機和微機的接口電路連接圖MAX232 芯片是 MAXIM 公司生產(chǎn)的低功耗、單電源包含兩路 RS232 接收器和驅(qū)動器的 IC 芯片，適用于各種 EIA232E 和 。MAX232 芯片是一種+5V 單電源電平轉(zhuǎn)換芯片，它的內(nèi)部有一個電源電壓變換器，可以把輸入的+5V 電源變換成為 RS232C 輸出電平所需的士 10V 電壓，所以，采用此芯片接口的串行通信系統(tǒng)只需單一的+5V 電源就可以了，加之其價格適中，硬件接口簡單，只需外加電容就可使用。因此，在本設(shè)計中，我們采用 MAX232 芯片來完成電平轉(zhuǎn)換這一工作，實現(xiàn)單片機與 PC 機的 RS232C 標(biāo)準(zhǔn)接口通信。采用 MAX232 芯片的引腳分布情況以及與 PC 機的具體硬件接口電路如圖 316 所示?，F(xiàn)可從 MAX232 芯片中的兩路發(fā)送接收中任選一路作為接口，只要其發(fā)送、接收的引腳對應(yīng)。如圖所示，R1OUT 接單片機的 RXD，T1IN 接單片機的 TXD,T10UT 接PC 機的 RD,RIIN 接 PC 機的 TD。由 DB9 接插頭與微機的 232 接口相連接。 CPLD 編解碼單元近年來，可編程邏輯器件 PLD 廠商不斷優(yōu)化自己的產(chǎn)品結(jié)構(gòu)，采用更先進的設(shè)計和生產(chǎn)工藝，使得 PLD 的邏輯單元越來越多，性能越來越高，而體積和功耗卻越來越小。不同的廠商其器件的結(jié)構(gòu)和性能都各具特色，以滿足不同系統(tǒng)對性能和價格的要求。目前，Altera、Xilinx 、Lattice 和 Actel 等公司成為 PLD 生產(chǎn)商的代表，其產(chǎn)品占據(jù)了絕大多數(shù)的市場。由于本設(shè)計應(yīng)用的是 Altera 公司的系列產(chǎn)品。且對 CPLD 外圍電路的研究以及對其通過程序語言來實現(xiàn)對某一信號的編解碼是本設(shè)計的難點，也是本設(shè)計的亮點所在。下面將對 CPLD 的器件的選擇、性能、制造工藝、內(nèi)部結(jié)構(gòu)、核心部分以及下載支持做一個詳細(xì)的介紹，為后面對其編解碼措施做一個鋪墊。 器件 簡介與選型可編程邏輯器件（Programmable Logic Device）可分為簡單低密度 PLD 和復(fù)雜高密度 PLD。前者以可變陣列邏輯器件 PAL（Programmable Array Logic）和通用陣列邏輯器件 GAL（ Generic Array Logic）為代表；后者包括 CPLD（Complex PLD）和FPGA（Field Programmable Gate Array ）Altera 公司的器件包括：CPLD （MAX、MAXⅡ） 、低成本FPGA（Cyclone 、CycloneⅡ） 、高密度 FPGA（Stratix 、StratixⅡ、Stratix GX）以及結(jié)構(gòu)優(yōu)化 ASIC（HardCopy Stratix） 。開發(fā)軟件為 MaxplusⅡ和 QuartusⅡ。下面將主要介紹 CPLD 的特點。 系列器件簡介Altera 公司的 CPLD 器件是一種可擦除、可編程的邏輯器件，它將多個可編程陣列邏輯器件 PAL 器件集成到一個芯片上，具有類似 PAL 的結(jié)構(gòu)。這類器件主要包括MAX3000，MAX5000、MAX7000、MAX9000、MAXⅡ和 Classic。表 31 詳細(xì)列出了Altera 公司的 CPLD 器件的性能。⑴MAX5000 和 Classic 是 Altera 的再起產(chǎn)品，基于 EPROM 工藝，編程信息不易丟失，需要用紫外線擦除，且集成度低，已退出市場。⑵ MAX3000、MAX7000、 MAX9000 是 Altera 公司推出的基于 EEPROM 工藝的PLD，集成度范圍為 600~5000 個可用門、32~560 個宏單元、34~128 個可用 I/O 引腳，可滿足不通用的需要，屬于 Altera 公司的主流器件。⑶MAXⅡ系列基于 六層金屬 Flash 工藝，采用查找表的方式，集成 CPLD的特點，但成本降低一半，功耗降低了 90%，性能提高了兩倍。表 31 Altera 公司的 CPLD 器件性能對比表器件 工藝設(shè)計 宏單元（個） 在系統(tǒng)可編程 ISP JTAG 邊界掃描MAX5000 EPROMMAX3000 EEPROM 32~512 支持 內(nèi)嵌MAX7000 CMOSEEPROM 32~1024 支持 內(nèi)嵌MAX9000 CMOSEEPROM和 FLEX 系列320~560 內(nèi)嵌MAXⅡ 層金屬Flash 等效192~1700 支持，同時能實現(xiàn)FPGA 的邏輯功能 內(nèi)嵌⑴基于乘積項（ProductTerm）的 CPLD 的結(jié)構(gòu)圖 39 基于乘積項的 CPLD 內(nèi)部結(jié)構(gòu)本設(shè)計選用的 Altera 公司的 MAX7000S 系列的 CPLD 采用的是此種機構(gòu)，其結(jié)構(gòu)具有一定的代表性。在結(jié)構(gòu)上，MAX7000S 系列的 CPLD 芯片包括邏輯陣列塊、宏單元、擴展乘積項、可編程連線陣列和 I/O 控制塊這幾部分（見圖 39）①邏輯陣列塊每個邏輯陣列塊（LAB）都包含乘積項陣列、乘積項分配表及宏單元。邏輯陣列塊的大小是指其邏輯容量，表明該邏輯塊能夠?qū)崿F(xiàn)多少邏輯組合，其典型的表示方法是宏單元的數(shù)目。此外，邏輯塊的輸入項數(shù)。乘積項數(shù)、乘積項分配表也是描述的重要指標(biāo)。每個 LAB 由 16 個宏單元組成，多個 LAB 通過可編程邏輯陣列和全局總線連接在一起。②宏單元每個宏單元（Marocell）由三個功能塊組成：邏輯陣列塊、乘積項選擇矩陣和寄存器。邏輯陣列實現(xiàn)組合邏輯功能，可給每個宏單元提供 5 個乘積項。乘積項選擇矩陣分配這些乘積項作為主要邏輯輸入，以實現(xiàn)組合邏輯函數(shù)。每個宏單元上都有一個乘積項可以反相，再送回到邏輯陣列，這個乘積項能夠連到同一個LAB 中任何其他乘積項上。宏單元的寄存器可以單獨編程為具有可編程時鐘控制的 D、JK 或 RS 觸發(fā)器工作方式。如果需要，也可將寄存器旁路，以實現(xiàn)純組合邏輯的輸出。宏單元的寄存器支持異步清除、異步置位功能，由乘積項選擇矩陣控制這些操作。當(dāng)然，每個寄存器的復(fù)位功能頁可以有低電平有效的專用全局復(fù)位信號來驅(qū)動。③擴展乘積項由于宏單元中只有 5 個乘積項，要實現(xiàn)多余 5 個乘積項的邏輯函數(shù)時，就需要擴展乘積項。擴展乘積項是利用可編程開關(guān)將一些宏單元中沒有使用的乘積項提供給鄰近的宏單元使用，可以提高資源利用率。MAX7000 系列最多可擴展 20 個乘積項。④可編程連線陣列可編程連線陣列（PIA）的作用是在各邏輯宏單元之和 I/O 單元之間提供互聯(lián)網(wǎng)絡(luò)。各邏輯宏單元通過 PIA 接收來自專用輸入或輸出的信號，并將宏單元處理后的信號反饋到其需要到達的 I/O 單元或其他宏單元。MAX7000 的 PIA 有固定的延時，所以能夠消除信號之間的時間偏移，使得整個器件的時間性能容易預(yù)測。⑤I/O 控制塊I/O 控制塊負(fù)責(zé)輸入輸出的電氣特性控制，比如可以設(shè)定集電極開路輸出、擺率控制、三態(tài)輸出等。I/O 控制塊有兩個全局輸出時能信號，允許把每個 I/O 引腳單獨地配置為輸入、輸出和雙向工作方式。所有的 I/O 引腳都有一個三態(tài)緩沖器，緩沖器的控制端可以由全局輸出時能信號（INPUT/OEINPUT/OE2）控制，也可以把緩沖器的控制端直接連接到地（GND）或電源（VCC）上。當(dāng)控制端接地（GND ）時，緩沖器輸出為高阻狀態(tài)，這時 I/O 引腳可作為專用輸入引腳使用；當(dāng)控制端接電源（VCC）時，可作為輸出引腳使用。圖 310 宏單元內(nèi)部結(jié)構(gòu)（MAX7000 系列）其中，宏單元是 CPLD 的基本結(jié)構(gòu)，由它來實現(xiàn)基本的邏輯功能。圖 39 中灰色部分是多個宏單元的集合?？删幊踢B接負(fù)責(zé)信號傳遞，連接所有的宏單元。左上的INPUT/GCLKINPUT/GCLRn、INPUT/OEINPUT/OE2 是全局時鐘信號，用力啊清零和輸出使能信號，這幾個信號專用連線與 CPLD 每個宏單元連接，信號到每個宏單元的延時相同并且延時最短。宏單元的具體結(jié)構(gòu)如圖 310 所示。圖 310 左側(cè)是乘積項邏輯陣列，實際就是一個“與或”陣列，每一個交叉點都是一個可編程熔絲，如果導(dǎo)通就是實現(xiàn)“與”邏輯。后面的乘積項選擇矩陣是一個“或”陣列。兩者一起完成組合邏輯。圖 310 右側(cè)是一個可編程 D 觸發(fā)器。它的時鐘、清零輸入都可以編程選擇，可以使用專用的全局時鐘，也可以使用內(nèi)部邏輯（乘積項陣列）產(chǎn)生的始終和清零。如果不需要觸發(fā)器，也可以將此觸發(fā)器旁路，信號直接給 PIA 或輸出到 I/O 腳。⑵乘積項結(jié)構(gòu)的 PLD 邏輯實現(xiàn)原理以一個簡單的電路為例具體說明 PLD 是如何利用以上結(jié)構(gòu)實現(xiàn)邏輯的，電路圖如圖 311 所示。圖 311 舉例電路原理圖假設(shè)組合邏輯輸出（AND3 的輸出）為 f，則 f=（A+B ）*C*（!D）=A*C*!D+B*C*!D(!D 表示 D 的“非”)。PLD 將以圖 312 的方式來實現(xiàn)組合邏輯 f。A、B、C 、D 由 PLD 芯片的引腳輸入后進入可編程連線陣列，在內(nèi)部會產(chǎn)生A、A 反、B、B 反、C 、 C 反、D、D 反 8 個輸出。圖中每一個叉表示相連（可編程熔絲導(dǎo)通） ，所以的得到：f=f1+f2=（A*C*!D）+（B*C*!D） 。這樣組合邏輯就實現(xiàn)了。圖 311 電路中 D 觸發(fā)器實現(xiàn)比較簡單，直接利用宏單元的可編程 D 觸發(fā)器來實現(xiàn)。時鐘信號 CLK 由 I/O 腳輸入后進入芯片內(nèi)部的全局時鐘專用通道，直接連接到可編程觸發(fā)器的時鐘端。可編程觸發(fā)器的輸出與 I/O 腳相連，把結(jié)果輸出到芯片引腳。這樣PLD 就完成了圖 311 所示的電路功能。以上步驟都是由軟件自動完成的，不需要人為干預(yù)。圖 311 的電路是一個很簡單的例子，只需要一個宏單元就可以完成。但對于一個復(fù)雜的電路，一個宏單元是不能是實現(xiàn)的，這時就需要通過并聯(lián)擴展項和共享擴展項將多個宏單元相連，宏單元的輸出也可以連接到可編程連線陣列，在作為另一個宏單元的輸入。這樣 PLD 就可以實現(xiàn)復(fù)雜的邏輯。這種基于乘積項的 PLD 基本都是由EEPROM 和 Flash 工藝制造的，信息不回丟失，系統(tǒng)上電就可以工作，無需其他芯片配合。圖 312 組合邏輯的實現(xiàn) 核心部分本設(shè)計 CPLD 采用的是 Altera 公司的 MAX7000 系列 EPM7064SLC44 芯片。它是一款基于 CMOSEEPROM 工藝，集成度為 1250 個可用門和 64 個宏單元，計數(shù)器的工作頻率可達到 303MHz，內(nèi)嵌 JTAG 邊界掃描電路，支持熱插拔和 ISP 功能。圖 313 晶振電路圖 314 CPLD 核心部分圖 315 JTAG 下載調(diào)試接口該芯片采用 5V 電壓供電和 12MHz 的有源晶振，其晶振電路如圖 313 所示，所有的 I/O 口都連接到接線柱上，通過排線任意連接外部功能模塊。引腳定義如圖 314 所示。系統(tǒng)通過 ByteBlasterMV 下載線將編程文件（ .pof）下載到芯片中，實現(xiàn)在線系統(tǒng)編程，下載接口定義如圖 315 所示。以上是對 CPLD 的詳細(xì)介紹，有了對其的了解，在下一章中，我們就不難理解其專用的程序語言來實現(xiàn)對信號的編解碼 數(shù)據(jù)接收單元數(shù)據(jù)接收單元類似于 51 單片機的最小應(yīng)用系統(tǒng)，主要是能夠接收到前端 CPLD 發(fā)送過來的分合閘的解碼信息，并通過內(nèi)部程序處理后，通過 P 口將處理后的信息發(fā)送給 SCR 的觸發(fā)電路，從而控制永磁機構(gòu)的分合閘。其電路原理圖比較簡單，這里就不做詳細(xì)介紹。 本章小結(jié)本章詳細(xì)闡述了真空開關(guān)斷路器控制系統(tǒng)的硬件設(shè)計整體框架結(jié)構(gòu)，給出了真空斷路器控制系統(tǒng)的分模塊設(shè)計方案，系統(tǒng)采用 AT89S 系列單片機作為 CPU 的控制系統(tǒng)，它可以對配有永磁操動機構(gòu)的真空斷路器實施智能化控制，實現(xiàn)了檢測、判斷、動作、通訊等功能。主要詳細(xì)的介紹了 CPLD 內(nèi)部結(jié)構(gòu)、核心部分及其外圍電路和下載電路，并將控制系統(tǒng)硬件設(shè)計分為電源模塊、分合閘線圈驅(qū)動模塊、手動控制單元、通訊模塊、CPLD 編解碼模塊，詳細(xì)說明了控制系統(tǒng)各硬件模塊的作用及功能實現(xiàn)。4 控制系統(tǒng)軟件設(shè)計硬件和軟件是單片機應(yīng)用開發(fā)系統(tǒng)中的兩個重要方面，硬件是基礎(chǔ)，軟件是關(guān)鍵，硬件電路的構(gòu)成，僅為裝置要實現(xiàn)的功能提供了必要的手段和可能，而所有功能的實現(xiàn)和可靠運行，土要在于軟件的設(shè)計，為了提高系統(tǒng)的可靠性，本設(shè)計中，在滿足系統(tǒng)精度和速度要求基礎(chǔ)上盡可能把硬件功能改用軟件來實現(xiàn)，以降低硬件的復(fù)雜性并減少系統(tǒng)成本。在本節(jié)中著重講述軟件的實現(xiàn)方法。在進行軟件設(shè)計時，常用的設(shè)計方法有三種:模塊化程序設(shè)計、自頂向下逐步求精程序設(shè)計、結(jié)構(gòu)化程序設(shè)計