【正文】 要是通過邏輯電平由1轉(zhuǎn)為0識(shí)別數(shù)據(jù)幀的起始位。因?yàn)閿?shù)字電路中往往會(huì)出現(xiàn)毛刺，為了避免這一現(xiàn)象的影響，能夠得到準(zhǔn)確的起始位信號(hào)，必須要求起始位在波特率時(shí)鐘采樣的過程中至少一半的都是邏輯0，這樣才能確認(rèn)接收到的數(shù)據(jù)是起始位。根據(jù)波特率發(fā)生器產(chǎn)生的內(nèi)部采樣周期是發(fā)送或接收波特率的16倍，起始位至少需要8個(gè)clk周期的邏輯0被接收，數(shù)據(jù)幀才開始傳輸。每經(jīng)過16個(gè)clk周期被采樣一次，即在每位的中點(diǎn)被采樣。我們想要實(shí)現(xiàn)如下圖所示： RS232接收模塊圖我們要達(dá)到的目的是這樣的：，接收模塊負(fù)責(zé)識(shí)別RxD線上的數(shù)據(jù) ，鎖存接收到的數(shù)據(jù)到data總線，并使data_ready有效一個(gè)周期。 當(dāng)然只有當(dāng)data_ready有效時(shí)，data總線的數(shù)據(jù)才有效，其他的時(shí)間里不要使用data總線上的數(shù)據(jù)，因?yàn)樾碌臄?shù)據(jù)可能已經(jīng)改變了其中的部分?jǐn)?shù)據(jù)。異步接收機(jī)必須通過一定的機(jī)制與接收到的輸入信號(hào)同步（接收端沒有辦法得到發(fā)送斷的時(shí)鐘）。這里采用如下辦法。，即檢測(cè)開始位，我們使用幾倍于波特率的采樣時(shí)鐘對(duì)接收到的信號(hào)進(jìn)行采樣。開始位，再將采樣時(shí)鐘頻率降為已知的發(fā)送端的波特率。這里我們使用8倍的采樣時(shí)鐘。當(dāng)波特率為115200時(shí)，采樣時(shí)鐘為921600Hz。首先，接受到的RxD信號(hào)與我們的時(shí)鐘沒有任何關(guān)系，所以采用兩個(gè)D觸發(fā)器對(duì)其進(jìn)行過采樣，并且使之我我們的時(shí)鐘同步。 接收器經(jīng)過編寫程序，編譯、： RS232接收頂層模塊原理圖接收器的時(shí)鐘與發(fā)送器要保持一致，在波形文件中設(shè)置時(shí)鐘周期及其他輸入信號(hào)，并通過仿真器得出仿真結(jié)果，： 接收器模塊波形仿真圖167。43串行接口的實(shí)物圖：167。4小結(jié) 通過Quartus Ⅱ軟件對(duì)串行接口的邏輯設(shè)計(jì)進(jìn)行設(shè)計(jì)，建立相應(yīng)的波形文件來進(jìn)行仿真，檢測(cè)是否可行，并對(duì)占有資源、時(shí)序分析等相關(guān)因素進(jìn)行分析，反復(fù)調(diào)試并分析得出的仿真結(jié)果，生成邏輯設(shè)計(jì)的內(nèi)部電路，證明單片機(jī)與FPGA串行接口邏輯可行，由于門電路及邏輯走線造成一定的延時(shí)，實(shí)踐證明都在ns級(jí)別，基本上可以忽略，但是因?yàn)樵斐傻难訒r(shí)，時(shí)序仿真時(shí)會(huì)出現(xiàn)毛刺，有待進(jìn)一步研究消除。第5章 結(jié)論本文的研究目的主要是針對(duì)單片機(jī)與FPGA串行接口邏輯設(shè)計(jì)，運(yùn)用EDA技術(shù)對(duì)邏輯設(shè)計(jì)進(jìn)行仿真，生成內(nèi)部邏輯電路圖，以實(shí)現(xiàn)單片機(jī)與FPGA之間的數(shù)據(jù)和控制信號(hào)的通信。設(shè)計(jì)以Altera公司的Cyclone系列芯片為硬件平臺(tái)，單片機(jī)芯片為核心，利用EDA技術(shù)的開發(fā)軟件Quartus Ⅱ?qū)Υ薪涌谶M(jìn)行邏輯設(shè)計(jì)，按照接口的相關(guān)要求進(jìn)行優(yōu)化，生成分析報(bào)告，并顯示邏輯設(shè)計(jì)占用FPGA芯片的邏輯單元和引腳數(shù)，完成內(nèi)部邏輯設(shè)計(jì)，并對(duì)延時(shí)和存在的問題進(jìn)行分析，以驗(yàn)證接口是否按要求可行，使得單片機(jī)與FPGA數(shù)據(jù)與控制信息的通信更加可靠、有效。單片機(jī)與FPGA串行接口的設(shè)計(jì)主要是按照單片機(jī)的讀/寫時(shí)序設(shè)計(jì)邏輯電路，利用單片機(jī)的接口和控制信號(hào)來完成并行數(shù)據(jù)的傳輸，并對(duì)邏輯設(shè)計(jì)進(jìn)行了功能仿真和時(shí)序仿真及相關(guān)的分析，得出相應(yīng)的結(jié)論，由仿真圖顯示證明該接口可行，可以用來擴(kuò)展單片機(jī)的外部資源及其功能，結(jié)合兩者的優(yōu)勢(shì)，很大程度地提高了數(shù)據(jù)處理能力和容量空間。串行接口通過波特率發(fā)生器產(chǎn)生的時(shí)鐘，作為發(fā)送器和接收器的同一時(shí)鐘，使用狀態(tài)機(jī)流程完成發(fā)送器和接收器邏輯設(shè)計(jì)，實(shí)現(xiàn)串并轉(zhuǎn)換，同時(shí)通過采樣來讓發(fā)送器和接收器保持同步，也可盡量避免毛刺的產(chǎn)生，使單片機(jī)與FPGA可以快速、有效地通信。設(shè)計(jì)中對(duì)接口邏輯進(jìn)行了仿真分析，得出仿真結(jié)果以及各自占用FPGA芯片的內(nèi)部資源，同時(shí)生成編程文件及接口邏輯的內(nèi)部詳細(xì)電路，以便后期的下載驗(yàn)證。設(shè)計(jì)的不足之處：沒有實(shí)現(xiàn)硬件仿真，與實(shí)際的延時(shí)會(huì)有一定的誤差，對(duì)于信號(hào)在FPGA的內(nèi)部走線和通過邏輯單元時(shí)造成的延時(shí)，組合邏輯輸出時(shí)會(huì)產(chǎn)生毛刺，可能會(huì)導(dǎo)致數(shù)據(jù)的錯(cuò)誤，目前已經(jīng)有一些消除毛刺的方法，有待進(jìn)一步研究和改善。參考文獻(xiàn)[1] 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PORT(clk:in std_logic。 reset:in std_logic。 復(fù)位 enable:in std_logic。 發(fā)送使能 datain:in std_logic_vector(7 downto 0)。 發(fā)送十六進(jìn)制代碼 TxD:out std_logic)。 發(fā)送端end trans。architecture Behavioral of trans is signal TReg:Std_Logic_Vector(7 downto 0)。 發(fā)送寄存器 signal SampleCnt:std_logic_vector(0 to 1)。 從0到3每位計(jì)數(shù)begin TReg=datain。 Rx Process RxProc:process(clk,reset,enable) variable BitPos:INTEGER range 0 to 9。 發(fā)送寄存器的位置 begin if reset=39。039。 then BitPos:=0。SampleCnt=00。 elsif Rising_Edge(clk) then if reset=39。139。 then 復(fù)位 if SampleCnt=11 then SampleCnt=00。 else SampleCnt=SampleCnt+1。 從0到3每位計(jì)數(shù) end if。 case BitPos is when 0= if SampleCnt=01 then 起始位 TxD=39。039。 發(fā)送起始位 Bitpos:=BitPos+1。 發(fā)送寄存器置1 end if。 when 1= if SampleCnt=01 then TxD=Treg(0)。 發(fā)送第1位 BitPos:=BitPos+1。 發(fā)送寄存器置2 end if。 when 2= if SampleCnt=01 then TxD=Treg(1)。 發(fā)送第2位 BitPos:=BitPos+1。 發(fā)送寄存器置3 end if。 when 3= if SampleCnt=01 then TxD=Treg(2)。 發(fā)送第3位 BitPos:=BitPos+1。 發(fā)送寄存器置4 end if。 when 4= if SampleCnt=01 then TxD=Treg(3)。 發(fā)送第4位 BitPos:=BitPos+1。 發(fā)送寄存器置5 end if。 when 5= if SampleCnt=01 then TxD=Treg(4)。 發(fā)送第5位 BitPos:=BitPos+1。 發(fā)送寄存器置6 end if。 when 6= if SampleCnt=