基于單片機(jī)和fpga的位同步信號(hào)提取04494-資料下載頁(yè)
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【正文】 g with FPGAsamp。CPLDs USA,2002 [18] Alter corporation, Designing with MAX+PLUSⅡ, 1998. [19] 宋萬(wàn)杰，羅豐，吳順君. CPLD技術(shù)及應(yīng)用 西安: 西安電子科技大學(xué)出版社， 2000年 [20] 周政新．電子設(shè)計(jì)自動(dòng)化實(shí)踐與訓(xùn)練 北京: 中國(guó)民航出版社, 1998年 致 謝本文的選題、課題研究及撰寫(xiě)工作是在恩師劉正青老師的悉心指導(dǎo)下完成的。在學(xué)習(xí)生活中，學(xué)生的點(diǎn)滴進(jìn)步無(wú)不凝聚著恩師的心血，恩師嚴(yán)謹(jǐn)求實(shí)的治學(xué)態(tài)度，淵博的知識(shí)，敏銳的思維，質(zhì)樸謙和平易近人的長(zhǎng)者風(fēng)范，不僅使我在學(xué)習(xí)期間受益終身，而且對(duì)我今后的工作和生活也必將產(chǎn)生深遠(yuǎn)的影響。在此謹(jǐn)向恩師致以由衷的感謝和崇高的敬意。 李國(guó)冀 2006年6月 附錄A 單片機(jī)軟件設(shè)計(jì)程序include include define uchar unsigned chardefine uint unsigned int define ulong unsigned long//以下端口編址采用不完全編址，再?zèng)]有用到的地址線(xiàn)均設(shè)為1//采用高四位片間選擇，低四位片內(nèi)選擇。//主要是所}else { alarm()。 Ratebcd[8]=codekey。 }}}}else ratebcd[8]=0。}} 附錄B FPGA芯片內(nèi)部模塊的Verilog HDL設(shè)計(jì)可編程可逆計(jì)數(shù)器的Verilog HDL設(shè)計(jì)module kt(clk,du,data,cs,wr,bf,lf)。 input clk,du,cs,wr。input[7:0] data。 endendmodul
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