【正文】 oo2=0101) then seg=1011011。 elsif (doo2=0110) then seg=1011111。 elsif (doo2=0111) then seg=1110000。 elsif (doo2=1000) then seg=1111111。 elsif (doo2=1001) then seg=1111011。 else seg=1111110。 end if。 WHEN OTHERS = seg = 1111110。CAT = 111000。 END CASE。 END PROCESS。 END V1。4. 12分頻模塊LIBRARY IEEE。USE 。USE 。ENTITY div_12 IS PORT( clk: IN STD_LOGIC。 clk_out: OUT STD_LOGIC)。END div_12。ARCHITECTURE struct OF div_12 IS SIGNAL temp :INTEGER RANGE 0 TO 124。 SIGNAL clk_temp: STD_LOGIC。 BEGIN PROCESS(clk) BEGIN IF(clk39。event AND clk=39。139。) THEN IF temp=11 THEN temp=0。clk_temp=NOT clk_temp。 ELSE temp=temp+1。 END IF。 END IF。 END PROCESS。 clk_out=clk_temp。 END struct。五. 功能說明及資源利用情況 en：為開始測量按鍵，連接到BIN6,按下此鍵開始測量。 reset：為復(fù)位鍵，連接到BIN5，按下此鍵顯示值變?yōu)椤?00”。 beef：為蜂鳴器。 整個(gè)測量過程：將電池電壓接入到實(shí)驗(yàn)板，按下開始測量鍵BIN6。若沒有超過量程，數(shù)碼管顯示當(dāng)前電池的電壓值。若超過量程，蜂鳴器警報(bào)響起，數(shù)碼管顯示溢出值“555”。若按下復(fù)位鍵BIN5，數(shù)碼管顯示“000”。資源利用率：1268/1270=21%六. 故障及問題分析，對(duì)整個(gè)框架的認(rèn)識(shí)很模糊，沒有弄清楚ADS7816的數(shù)據(jù)的輸入輸出和EPM1270T144C5的數(shù)據(jù)輸入輸出的關(guān)系。經(jīng)過咨詢同學(xué)，得知ADS7816的數(shù)據(jù)輸入是待測量的電壓，輸出的串行12位數(shù)據(jù)是EPM1270T144C5的數(shù)據(jù)輸入。ADS7816是獨(dú)立于EPM1270T144C5之外的模數(shù)轉(zhuǎn)換芯片。，對(duì)ADS7816的時(shí)序圖沒有給予太多的關(guān)注，以至于不了解轉(zhuǎn)換芯片的工作過程。后來發(fā)現(xiàn)時(shí)序圖對(duì)于ADS轉(zhuǎn)換控制模塊極其重要，仔細(xì)閱讀，掌握了ADS7816的時(shí)序圖：采用在DCLK的上升沿接收轉(zhuǎn)換后的各位數(shù)據(jù)流。CS的下降沿用于啟動(dòng)轉(zhuǎn)換和數(shù)據(jù)變換，CS有效后的最初1至2個(gè)轉(zhuǎn)換周期內(nèi)，ADS7816采樣輸入信號(hào)，此時(shí)輸出引腳Dout呈三態(tài)。DCLK的第2個(gè)下降沿后,Dout使能并輸出一個(gè)時(shí)鐘周期的低電平的無效信號(hào)。在第4個(gè)時(shí)鐘的上升沿，Dout開始輸出轉(zhuǎn)換結(jié)果，其輸出數(shù)據(jù)的格式是最高有效位(B11位)在前。當(dāng)最低有效位(B0位)輸出后,若CS變?yōu)楦唠娢?則一次轉(zhuǎn)換結(jié)束,Dout顯三態(tài)。當(dāng)理解到這個(gè)原理的時(shí)候，ADS轉(zhuǎn)化控制模塊的編程思路由模糊變?yōu)榍逦?. 仿真時(shí)間區(qū)域的設(shè)定與輸入波形周期的設(shè)定一定要協(xié)調(diào)，否則得到波形可能不便于觀察或發(fā)生錯(cuò)誤。4. 保存波形文件時(shí)，文件名必須與工程名一致，因?yàn)樵诙啻螢橐粋€(gè)工程建立波形文件時(shí)，一定要注意保存時(shí)文件名要與工程名一致，否則不能得到正確的仿真結(jié)果。七. 總結(jié)和結(jié)論課程設(shè)計(jì)剛開始，拿著選定的題目不知如何入手。畢竟課程設(shè)計(jì)不同于實(shí)驗(yàn)課，電路圖和程序都要自己設(shè)計(jì)。靜下心來，仔細(xì)分析題目，查閱各種相關(guān)資料，再加上指導(dǎo)老師的說明與提示和同組成員的幫助，心中才有大體的輪廓。我首先將整個(gè)系統(tǒng)根據(jù)不同的功能化分成模塊，再分別進(jìn)行設(shè)計(jì)，逐個(gè)攻破，最后再將其整合。用VHDL進(jìn)行設(shè)計(jì)，首先應(yīng)該理解，VHDL語言是一種全方位硬件描述語言，包括系統(tǒng)行為級(jí)，寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次。應(yīng)充分利用VHDL“自頂向下”的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概念，層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用的，它使得我們可以從簡單的單元入手，逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)。在實(shí)習(xí)中經(jīng)常會(huì)遇到一些自己可能暫時(shí)無法想明白的問題，請(qǐng)教同學(xué)或老師是很好的做法，節(jié)省時(shí)間也會(huì)從別人上上學(xué)到更多。在設(shè)計(jì)時(shí)和同學(xué)相互交流各自的想法也是很重要的，不同的人對(duì)問題的看法總有差異，我們可以從交流中獲得不同的思路，其他人的設(shè)計(jì)一定有比我出色的地方，很好的借鑒，并在大家的商討中選擇最優(yōu)方案最終一定會(huì)得到最好的設(shè)計(jì)方法。所以本次試驗(yàn)通過自己對(duì)相關(guān)資料的查詢，以及向其他同學(xué)的請(qǐng)教、相互間的討論，基本順利地完成了實(shí)驗(yàn)，能夠?qū)崿F(xiàn)對(duì)電池電壓的測量。在這實(shí)驗(yàn)中，我對(duì)電路設(shè)計(jì)，QUARTUS的使用等都有了新的認(rèn)識(shí)。通過這次設(shè)計(jì)更加深刻掌握了QUARTUS軟件的使用方法，掌握了從系統(tǒng)的需要、方案的設(shè)計(jì)、功能模塊的劃分、原理圖的設(shè)計(jì)和電路圖的仿真的設(shè)計(jì)流程，積累了不少經(jīng)驗(yàn)。并發(fā)現(xiàn)仿真跟實(shí)際有區(qū)別，仿真出來的結(jié)果和燒到實(shí)驗(yàn)板上出來的結(jié)果并不一定相同，得耐心調(diào)試。對(duì)一個(gè)大電路的調(diào)試，可以分模塊調(diào)試，然后合起來調(diào)試，增強(qiáng)系統(tǒng)概念。由于一個(gè)學(xué)期沒有接觸QUARTUS軟件，剛開始的時(shí)候有一種無從下手的感覺，但經(jīng)過復(fù)習(xí)，又得心應(yīng)手起來。另外在具體的實(shí)驗(yàn)操作過程中一定要細(xì)心，比如在引腳設(shè)定時(shí)一定要做到“對(duì)號(hào)入座”，曾經(jīng)自己由于這一點(diǎn)沒做好耗費(fèi)了很多時(shí)間。實(shí)驗(yàn)中遇到的各種大小問題基本都是自己獨(dú)立排查解決的，這對(duì)于自己獨(dú)立解決問題的能力也是一個(gè)極大地提高和鍛煉。通過這次數(shù)電實(shí)驗(yàn)，我收獲的不止是知識(shí)，更重要的是分析、解決問題的能力。在學(xué)習(xí)用QUARTUS設(shè)計(jì)原理圖時(shí)，我鍛煉了分析實(shí)驗(yàn)要求、判斷電路結(jié)構(gòu)的能力，而在編寫VHDL程序時(shí)，尤其是設(shè)計(jì)和實(shí)現(xiàn)ADS轉(zhuǎn)換控制模塊，分析問題、解決問題的能力得到了逐步提升。歡迎您的光臨，！希望您提出您寶貴的意見，你的意見是我進(jìn)步的動(dòng)力。贈(zèng)語； 如果我們做與不做都會(huì)有人笑，如果做不好與做得好還會(huì)有人笑，那么我們索性就做得更好，來給人笑吧！ 現(xiàn)在你不玩命的學(xué)，以后命玩你。我不知道年少輕狂，我只知道勝者為王。不要做金錢、權(quán)利的奴隸；應(yīng)學(xué)會(huì)做“金錢、權(quán)利”的主人。什么時(shí)候離光明最近？那就是你覺得黑暗太黑的時(shí)候。最值得欣賞的風(fēng)景，是自己奮斗的足跡。壓力不是有人比你努力，而是那些比你牛幾倍的人依然比你努力。 參考