vhdl程序設(shè)計(jì)語(yǔ)言ppt課件-資料下載頁(yè)
2025-05-05 18:30本頁(yè)面
【正文】 Max+plusⅡ 系統(tǒng)中有 4個(gè)庫(kù)能支持 VHDL語(yǔ)言 ， 它們分別是Std庫(kù) 、 IEEE庫(kù) 、 Altera庫(kù)和 Lpm庫(kù) 。 IEEE庫(kù)中的程序包std_logic_1164定義了 std_logic 和 std_logic_vector 等數(shù)據(jù)類型 。 注意 STD庫(kù) ： STD庫(kù)是 VHDL的標(biāo)準(zhǔn)庫(kù)，在庫(kù)中有名為 STANDARD的包，還有 TEXTIO包。若使用 STANDARD包中的數(shù)據(jù)可以不按標(biāo)準(zhǔn)格式說明，但是若使用 TEXTIO包，則需要按照如下格式說明： LIBRARY STD； USE 庫(kù)的作用范圍 ： 庫(kù)的作用范圍從一個(gè)實(shí)體說明開始到它所屬的結(jié)構(gòu)體、配置為止，當(dāng)有兩個(gè)實(shí)體時(shí)，第二個(gè)實(shí)體前要另加庫(kù)和包的說明。 通常在一個(gè)實(shí)體中對(duì)數(shù)據(jù)類型、常量等進(jìn)行的說明只可以在一個(gè)實(shí)體中使用， 為使這些說明可以在其它實(shí)體中使用 ， VHDL提供了程序包結(jié)構(gòu)，包中羅列 VHDL中用到的信號(hào)定義、常數(shù)定義、數(shù)據(jù)類型、元件語(yǔ)句、函數(shù)定義和過程定義，它是一個(gè)可編譯的設(shè)計(jì)單元，也是庫(kù)結(jié)構(gòu)中的一個(gè)層次，使用包時(shí)可以用 USE語(yǔ)句說明。 例如： USE (5) 程序包（ PACKAGE） ? 程序包由兩部分組成： 程序包說明 和 程序包體 ? 程序包說明為程序包定義接口，聲明包中的數(shù)據(jù)類型、元件、函數(shù)。其方式與 實(shí)體定義模塊 接口非常相似。 ? 程序體規(guī)定程序的實(shí)際功能，存放說明中的函數(shù)和元件。其方式與 結(jié)構(gòu)體語(yǔ)句 方法相同。 包結(jié)構(gòu)格式 程序包說明： PACKAGE 包名 IS [說明語(yǔ)句 ] END 包名 包頭中列出所有項(xiàng)的名稱 程序包體： PACKAGE BODY 包名 IS [說明語(yǔ)句 ] END 包名； 包體給出各項(xiàng)的具體細(xì)節(jié) 程序包說明 USE PACKAGE logic IS TYPE three_level_logic IS (‘0’,’1’,’z’)。 數(shù)據(jù)類型項(xiàng)目 CONSTANT unknown_value : three_level_logic :=’0’。 常數(shù)項(xiàng)目 FUNCTION invert (input: three_level_logic)//函數(shù)項(xiàng)目 RETURN three_level_logic。 END logic。 程序包體 說明 PACKAGE BODY logic IS FUNCTION invert (input: three_level_logic) 函數(shù)項(xiàng)目描述 BEGIN CASE input IS WHEN ‘0’ = RETURN ‘1’。 WHEN ‘1’ = RETURN ‘0’。 WHEN ‘Z’ = RETURN ‘Z’。 END CASE。 END invert。 END logic 端口模式 （ MODE） 有以下幾種類型： IN ； OUT； INOUT ； BUFFER 端口模式可用下圖說明： （ 黑框代表一個(gè)設(shè)計(jì)或模塊 ） IN OUT BUFFER INOUT Std_logic :工業(yè)標(biāo)準(zhǔn)邏輯 取值： U， 0， 1， Z， X， W， L， H， _ U:未初始化的 Z：高阻 X：不定 W：弱信號(hào)不定 L：弱信號(hào) 0 H：弱信號(hào) 1 _：不可能情況（表示忽略） std_logic_vector(downto ,to) bit 取值只能為 0， 1 bit_vector()
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