fpga可編程邏輯器ppt課件-資料下載頁
2025-05-01 23:06本頁面
【正文】 輯塊級連的方式 查找表的基本原理 N個輸入的邏輯函數(shù)需要 2的 N次方的容量的 SRAM來實現(xiàn)，一般多于輸入的查找表采用多個邏輯塊級連 的方式 查找表 與門查找表 與門查找表 與門d [ 3 . . 0 ]d [ 7 . . 4 ]d [ 1 1 . . 0 ]可編程連線 Xilinx LCA的連線 ? 單長線：貫穿于 CLB之間，最小連接長度是相鄰 CLB的行距和列距； ? 雙長線：經(jīng)過兩個 CLB之后和開關(guān)矩陣相連； ? 長線：貫穿整個芯片，不經(jīng)過開關(guān)矩陣； ? 開關(guān)矩陣：提供靈活的互連； ? 可編程互連點：將 CLB的 I/O和連線網(wǎng)絡連接； ? 開關(guān)矩陣的尺寸 CLB ? 能兼容 TTL和 CMOS多種接口電壓和接口標準； ? 可配置為輸入、輸出、三態(tài)等各種組態(tài)； ? 能提供適當?shù)尿?qū)動電壓和電流； ? 能得到正確的輸入，正確快速的傳遞時序信息； ? 防止過沖，小壓降，低噪聲； 可編程 I/O單元 保護二級管 可配置的 上下拉 輸出三態(tài)和擺率控制 時序或組合輸出 時序或組合輸入 CPLD與 FPGA的區(qū)別 CPLD FPGA 內(nèi)部結(jié)構(gòu) Product－ term Look－ up Table 程序存儲 內(nèi)部 EEPROM SRAM，外掛 EEPROM 資源類型 組合電路資源豐富 觸發(fā)器資源豐富 集成度 低 高 使用場合 完成控制邏輯 能完成比較復雜的算法 速度 快 慢 其他資源 － EAB，鎖相環(huán) 保密性 可加密 一般不能保密 PLD的開發(fā)流程 設計輸入設計處理下載編程功能仿真時序仿真在線測試設計輸入 ? 原理圖輸入 ? 使用元件符號和連線等描述 ? 綜合的效率很高 ? 但設計大規(guī)模的數(shù)字系統(tǒng)時則顯得繁瑣，且可讀性不強，一般用于頂層設計時各模塊之間的連接。 ? HDL語言輸入 ? 邏輯描述功能強，可讀性強 ? 成為國際標準，便于移植 ? 原理圖與 HDL的聯(lián)系－－高級語言與匯編語言關(guān)系類似 設計輸入 ? 波形輸入 ? 適合時序重復的功能，不建議使用。 ? 底層編輯 ? 對器件內(nèi)部資源進行設計，達到合理的布局和布線，以及分配引腳。 ? 網(wǎng)表輸入文件 ? 從第三方軟件輸入設計結(jié)果 ? 層次輸入 ? 融合多個設計模塊，完成一個數(shù)字系統(tǒng)。 設計處理 ? 自動錯誤定位 ? 發(fā)現(xiàn)設計的錯誤，如 HDL的語法錯誤，以及與邏輯設計原則相違背的設計。 ? 邏輯綜合與適配 ? 多器件劃分 ? 劃分時保證所需器件最小，器件之間的引腳最少，即耦合最小。 ? 輸出編程文件： 生成可供器件編程使用的數(shù)據(jù)文件 ? 對器件編程的文件（ *pof） ? 對 SRAM編程的文件（ *sof） 設計處理 ? 綜合和優(yōu)化 ? 優(yōu)化：將邏輯化簡，去除冗余項，減少設計所耗用的資源 ? 綜合：將模塊化層次化設計的多個文件合并為一個網(wǎng)表，使設計層次平面化 ? 映射 ? 把設計分為多個適合特定器件內(nèi)部邏輯資源實現(xiàn)的邏輯小塊的形式 ? 布局與布線 ? 將已分割的邏輯小塊放到器件內(nèi)部邏輯資源的具體位置并利用布線資源完成各功能塊之間的連接 模擬仿真 ? 功能仿真 ?不考慮信號傳輸和器件的延時 ? 時序仿真 ?不同器件的內(nèi)部延時不一樣，不同的布局、布線延時也會有比較大的不同 ? 在線驗證 ?利用實現(xiàn)手段測試器件最終功能和性能指標 在系統(tǒng)編程技術(shù) ISP－－ In System Program ? 對 PLD的邏輯功能可隨時進行修改。由Lattice公司率先發(fā)明 ? 優(yōu)點： ?方便硬件的調(diào)試 ?方便硬件版本的升級，類似于軟件升級 在系統(tǒng)編程技術(shù) ISP－－ In System Program 作業(yè) ? ? ?
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