【正文】 MP(6)=‘0’。 TEMP(7)=‘0’。 ELSIF(CLK’EVENT AND CLK=‘1’) THEN TEMP(0)=TEMP(7)。TEMP(1)=TEMP(0)。TEMP(2)=TEMP(1)。TEMP(3)=TEMP(2)。TEMP(4)=TEMP(3)。TEMP(5)=TEMP(4)。TEMP(6)=TEMP(5)。TEMP(7)=TEMP(6)。 END IF。 END PROCESS。END A。 ⑤ 指令寄存器模塊 IR和指令譯碼器的VHDL源程序LIBRARY IEEE。USE 。ENTITY IR ISPORT( DATA_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 數(shù)據(jù)輸入 IIR:IN STD_LOGIC。 指令寄存器 IR的寄存命令信號 CLK:IN STD_LOGIC。 系統(tǒng)時鐘頻率 LD,ADD,HALT: OUT STD_LOGIC 譯碼輸出的三條指令信號)。END IR。ARCHITECTURE A OF IR ISSIGNAL REGQ: STD_LOGIC_VECTOR(7 DOWNTO 0)。BEGIN PROCESS(CLK,IIR) 指令寄存器 IR進程 BEGIN IF(CLK’EVENT AND CLK=‘1’) THEN IF(IIR=‘0’) THEN REGQ=DATA_IN。 END IF。 END IF。 END PROCESS。PROCESS(CLK,REGQ) 指令譯碼器進程 BEGIN CASE REGQ IS WHEN “00111110” =LD=‘1’。ADD=‘0’。HALT=‘0’。 WHEN “11000110” =LD=‘0’。ADD=‘1’。HALT=‘0’。 WHEN “01110110” =LD=‘0’。ADD=‘0’。HALT=‘1’。 WHEN OTHERS =NULL。 END CASE。 END PROCESS。END A。 ⑥ 時鐘產生器的 VHDL源程序LIBRARY IEEE。USE 。ENTITY CLK_SOURCE IS PORT( CLK_50M:IN STD_LOGIC。 50M時鐘源輸入 CLK:OUT STD_LOGIC 系統(tǒng)時鐘頻率輸出 )。END ENTITY。 ARCHITECTURE A OF CLK_SOURCE ISSIGNAL CLK_TEMP:STD_LOGIC。BEGIN CLK=CLK_TEMP。 PROCESS(CLK_50M,CLK_TEMP) VARIABLE COUNTER:INTEGER RANGE 0 TO 25000000。 BEGIN IF(COUNTER=25000000)THEN COUNTER:=0。 CLK_TEMP=NOT CLK_TEMP。 ELSIF(CLK_50M39。EVENT AND CLK_50M=39。139。)THEN COUNTER:=COUNTER+1。 END IF。 END PROCESS。END A。 ⑦ 程序計數(shù)器模塊的 VHDL源程序LIBRARY IEEE。USE 。USE 。USE 。ENTITY PC ISPORT( IPC,CLK,CLR:IN STD_LOGIC。 計數(shù)控制信號、時鐘頻率和清零標志 PCOUT:OUT STD_LOGIC_VECTOR(2 DOWNTO 0) 指令地址輸出 )。END PC。ARCHITECTURE A OF PC ISSIGNAL QOUT: STD_LOGIC_VECTOR(2 DOWNTO 0)。BEGIN PROCESS(CLK,CLR,IPC) BEGIN IF (CLR=39。039。) THEN QOUT= 000。 ELSIF (CLK39。EVENT AND CLK=39。139。) THEN IF (IPC=39。139。) THEN QOUT= QOUT+1。 PC+1 END IF。 END IF。 END PROCESS。 PCOUT= QOUT。END A。 ⑧ 地址寄存器 MAR的 VHDL源程序LIBRARY IEEE。USE 。ENTITY MAR ISPORT( ADDR_IN:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 地址輸入 IMAR:IN STD_LOGIC。 寄存命令信號 CLK:IN STD_LOGIC。 時鐘頻率 ADDR_OUT:OUT STD_LOGIC_VECTOR(2 DOWNTO 0) 地址輸出 )。END MAR。ARCHITECTURE A OF MAR ISBEGIN PROCESS(CLK,IMAR) BEGIN IF(CLK’EVENT AND CLK=‘1’) THEN IF(IMAR=‘0’) THEN ADDR_OUT=ADDR_IN。 END IF。 END IF。 END PROCESS。END A。⑨ 存儲器的 VHDL源程序LIBRARY IEEE。USE 。USE 。USE 。ENTITY RAM IS PORT( WR,CS:IN STD_LOGIC。 寫信號、片選信號 DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 數(shù)據(jù)輸入 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 數(shù)據(jù)輸出 ADDR:IN STD_LOGIC_VECTOR(2 DOWNTO 0) 存儲器地址輸入 )。END RAM。ARCHITECTURE A OF RAM ISTYPE MEMORY IS ARRAY(0 TO 4) OF STD_LOGIC_VECTOR(7 DOWNTO 0)。BEGIN PROCESS(CS,WR) VARIABLE MEM: MEMORY。 BEGIN IF (CS=‘0’) THEN IF (WR=‘0’) THEN MEM(CONV_INTEGER(ADDR(2 DOWNTO 0))):=DIN。 ELSIF(WR=‘1’) THEN DOUT = MEM(CONV_INTEGER(ADDR(2 DOWNTO 0)))。 END IF。 END IF。 END PROCESS。END A。 ⑩ 數(shù)據(jù)寄存器的 VHDL源程序LIBRARY IEEE。USE 。ENTITY DR ISPORT( DATA_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 數(shù)據(jù)輸入 IDR:IN STD_LOGIC。 寄存命令信號 EDR:IN STD_LOGIC。 輸出控制信號 CLK:IN STD_LOGIC。 系統(tǒng)時鐘頻率 DATA_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) 數(shù)據(jù)輸出 )。END DR。 ARCHITECTURE A OF DR ISSIGNAL REGQ:STD_LOGIC_VECTOR(7 DOWNTO 0)。BEGIN PROCESS(CLK,IDR,EDR) BEGIN IF(CLK’EVENT AND CLK=‘1’) THEN IF(IDR=‘1’) THEN REGQ=DATA_IN。 END IF。 END IF。 END PROCESS。DATA_OUT=REGQ WHEN EDR=‘0’ ELSE “ZZZZZZZZ”。END A。 *.sof，并下載 216。 在 Quartus II的主界面中，選擇 Processing菜單下的start pilation進行編譯（或者用快捷鍵 CTRLL）生成 *.sof文件，選擇 tools菜單下的 programmer，點擊 start將編譯好的 *.sof文件下載到 FPGA芯片中。 6. 編寫調試程序，測試 216。 根據(jù)設計的指令系統(tǒng)，編寫相關的調試應用程序，將設計的指令分別進行測試。一般調試程序通常包括所設計的各種指令，如：存取類指令調試程序，傳送類指令調試程序，算術邏輯類指令調試程序，跳轉類指令調試程序，以及 I/O調試程序。本模型計算機比較簡單，設計了 3條指令，調試程序也只有 3條指令。