【正文】 if(!h_1) begin if(add_h_1==439。b0101) begin add_h_1=0。 end else begin add_h_1=add_h_1+1。 end end end end end always @ (posedge clk or negedge clr) begin if(!clr) begin h=0。 m=0。 end else begin h={add_h_1,add_h_0}。 m={add_m_1,add_m_0}。 end endEndmodule模式切換模塊module opt(op,a_1,a_0,key_1,key,clk,clr)。 input op,key,clk,clr。 output a_1,a_0,key_1。 reg a_1,a_0。 assign key_1=keyamp。a_0。 always @ (posedge clk or negedge clr) begin if(!clr) begin a_0=0。 a_1=0。 end else begin if(op) begin a_1=1。 a_0=0。 end else begin a_0=1。 a_1=0。 end end end endmoduleled數(shù)碼管顯示模塊module led(d,clk,clr,out,sign)。 input [3:0] d。 wire [3:0] d。 input clk,clr,sign。 output [6:0] out。 reg [6:0] out。 always @ (posedge clk or negedge clr) begin if(!clr) out=0。 else begin if(!sign) out=0。 else case(d) 439。b0000:out=739。b0000_001。 439。b0001:out=739。b1001_111。 439。b0010:out=739。b0010_010。 439。b0011:out=739。b0000_110。 439。b0100:out=739。b1001_100。 439。b0101:out=739。b0100_100。 439。b0110:out=739。b0100_000。 439。b0111:out=739。b0001_111。 439。b1000:out=739。b0000_000。 439。b1001:out=739。b0001_100。 Endcase end end endmodule 課程設計的心得體會本次課程設計自己獨立完成，學習到了很多東西，完善了自己很多的不足，比如說不喜歡寫設計規(guī)范，以至于后面在編寫代碼的時候出現(xiàn)很多沒有想到的問題，解決起來沒有頭緒，對設計造成了很大麻煩，最后雖然完成了設計要求，但是還是有很多的問題存在。總體來說，本次設計還是對我學習fpga有很大幫助的。