【正文】 得各個位數(shù)上的值。以加法運算的十進制數(shù)轉化為BCD碼為例，頂層端口定義如圖103。 圖103 加法運算十進制數(shù)轉化成BCD碼電路頂層實體端口信號說明：a：二進制轉化為十進制后的數(shù)d1：個位數(shù)d2：十位數(shù)d3：百位數(shù)d4：千位數(shù)d5：萬位數(shù)加法運算的十進制數(shù)轉化為BCD碼的關鍵VHDL程序如下：architecture one of adder_ten_bcd issignal b:integer。signal b1,b2,b3,b4,b5:integer。beginprocess(a)beginb=conv_integer(a)。b5=b/10000。萬位b4=(bb1*10000)/1000。千位 b3=(bb1*10000b2*1000)/100。百位b2=(bb1*10000b2*1000b1*100)/10。十位b1=bb1*10000b2*1000b1*100b2*10。 個位end process。d1=b1。d2=b2。d3=b3。d4=b4。d5=b5。end。 二進制轉化為BCD碼頂層電路設計將二進制轉化為十進制電路和十進制轉化為BCD碼電路連接成頂層電路，這樣就可以實現(xiàn)將二進制轉化為數(shù)碼管顯示所需要的BCD碼。各運算電路二進制結果轉化成BCD碼都采用這個原理來實現(xiàn)，以加法運算的二進制轉BCD碼為例，頂層端口定義如圖104。 圖104 加法運算二進制數(shù)轉化成BCD碼電路頂層實體端口信號說明：sum：加法運算和result：運算結果顯示使能信號d1：個位數(shù)d2：十位數(shù)d3：百位數(shù)d4：千位數(shù)d5：萬位數(shù)頂層電路的連接如圖105。圖105 加法運算二進制數(shù)轉化成BCD碼電路頂層電路連接圖 二進制轉化為BCD碼電路波形仿真及結果分析利用QUARTUS Ⅱ軟件將二進制轉化為十進制電路和十進制轉化為BCD碼電路連接成二進制轉化為BCD碼的頂層電路圖。以加法運算二進制轉化為BCD碼電路為例，在QUARTUS Ⅱ軟件下，將頂層電路運行后進行時序仿真，仿真波形如圖106。圖106 加法電路二進制轉BCD碼電路仿真波形在波形仿真時設置加法運算的和sum=12345，當運算結果顯示使能信號（即鍵盤輸入了等于號）從波形圖可以看出，運算完成時萬位d5=1，千位d4=2，百位d3=3，十位d2=4，個位d1=5，運算結果正確。綜上所述，二進制轉化為BCD碼電路已經(jīng)設計完成。10 數(shù)碼管顯示譯碼電路數(shù)碼管顯示譯碼電路的輸入為4位二進制數(shù)，而輸出則為7位二進制數(shù)led7s，輸出信號的7位分別接數(shù)碼管的7個段，高位在左，低位在右[5]。由于數(shù)碼管是共陰極的，所以數(shù)碼管的每一段都必須是邏輯1狀態(tài)才能點亮。數(shù)碼管顯示譯碼的VHDL程序如下：entity decl7s isport(a:in std_logic_vector(3 downto 0)。 led7s:out std_logic_vector(6 downto 0))。end。architecture one of decl7s isbeginprocess(a)begin case a is when 0000=led7s=0111111。0 when 0001=led7s=0000110。1 when 0010=led7s=1011011。2 when 0011=led7s=1001111。3 when 0100=led7s=1100110。4 when 0101=led7s=1101101。5 when 0110=led7s=1111101。6 when 0111=led7s=0000111。7 when 1000=led7s=1111111。8 when 1001=led7s=1101111。9 when others=null。 end case。end process。end。11 運算系統(tǒng)頂層設計 運算系統(tǒng)頂層設計原理分析運算系統(tǒng)的頂層設計需要將設計好的鍵盤掃描電路、控制電路、BCD碼轉二進制電路、加法電路、減法電路、乘法電路、除法電路、二進制轉BCD碼電路、顯示譯碼電路、顯示電路功能模塊連接起來。首先由鍵盤掃描電路將按下的鍵進行譯碼，然后由控制電路輸出兩個運算數(shù)據(jù)，再由BCD碼轉二進制電路將二進制數(shù)據(jù)送到各運算電路，運算的結果由二進制轉BCD碼電路轉化為數(shù)碼管顯示所需要的二進制數(shù)，最后使用譯碼電路將BCD碼轉化成數(shù)碼管顯示的信息。設計的總體框圖如圖131。圖121 運算系統(tǒng)頂層設計圖 運算系統(tǒng)頂層電路波形仿真及結果分析在QUARTUS Ⅱ軟件中將運算系統(tǒng)頂層電路仿真正確后，建立波形圖進行時序仿真，仿真波形如圖122。 圖122 運算系統(tǒng)頂層電路仿真波形由以上波形圖可以看出，時鐘信號的前11個周期中col的值均為“1111”，表明沒有按鍵按下，在第12個周期時，col=“1110”，此時檢測到清零按鍵按下；在第19個時鐘周期檢測到有加號鍵按下，第30個脈沖檢測到等于號按鍵按下。同時檢測到第一個運算數(shù)據(jù)為12，第二個運算數(shù)據(jù)為45，加法運算的結果為57，運算結果正確。16