【正文】 SD amp。 amp。 門 2 門 1 amp。 門 3 amp。 門 4 Q Q 圖中門 1~門 4構(gòu)成鐘控 RS觸發(fā)器，門 5和門 6構(gòu)成輸入信號(hào)的導(dǎo)引門， D是輸入信號(hào)端。直接置 0和置 1端正常工作時(shí)保持高電平。 反饋線 反饋線 維持阻塞 D觸發(fā)器利用電路內(nèi)部反饋來實(shí)現(xiàn)邊沿觸發(fā)。 0 1 1 當(dāng) CP=0時(shí)，門 3和門 4的輸出 為 1，使鐘控 RS觸發(fā)器的狀態(tài)維 持不變。此時(shí)，門 6的輸出等于 D，門 5的輸出等于 D。 D D 數(shù)字電路及邏輯設(shè)計(jì) 觸發(fā)器 D CP amp。 門 6 amp。 門 5 RD SD amp。 amp。 門 2 門 1 amp。 門 3 amp。 門 4 Q Q 0 2. 維持 —阻塞 D觸發(fā)器的工作原理 當(dāng) CP上升沿 到來時(shí)刻，門 門 6的輸出進(jìn)入門 3和門 4… 顯然，維持阻塞 D觸發(fā)器的 輸出隨著輸入 D的變化而變化 ，且在時(shí)鐘脈沖 上升沿 到來時(shí)觸發(fā)。 11 1 D D 1 D D 當(dāng) D=1時(shí) ,全 1出 0； 當(dāng) D=0時(shí)，有 0出 1。 D 當(dāng) D=1時(shí) ,全 1出 0； 當(dāng) D=0時(shí)，有 0出 1。 由維持阻塞 D觸發(fā)器的邏輯電路可知，觸發(fā)器的狀態(tài)在CP上升沿到來前可以 維持 原來輸入信號(hào) D的作用結(jié)果，而輸入信號(hào)的變化在此時(shí)被有效地 阻塞 掉了。 數(shù)字電路及邏輯設(shè)計(jì) 觸發(fā)器 3. D觸發(fā)器邏輯功能的描述 ① 特征方程 D=1 ② 狀態(tài)圖 0 1 觸發(fā)器的 ? 0”態(tài) 觸發(fā)器的 ? 1”態(tài) n1n DQ ?? D=0 D=0 D=1 S R C1 D RD SD CP D Q Q D觸發(fā)器 電路圖符號(hào) 不加圈表示 上升沿觸發(fā) 數(shù)字電路及邏輯設(shè)計(jì) 觸發(fā)器 維持阻塞型 D觸發(fā)器具有置? 1”和置? 0”功能，且輸出隨輸入的變化只在時(shí)鐘脈沖上升沿到來時(shí)觸發(fā)。常用的集成 D觸發(fā)器有雙 D觸發(fā)器 74LS7四 D觸發(fā)器 74LS75和六 D觸發(fā)器 74LS176等。下圖所示為 74LS74的管腳排列圖： 1 4 1 3 1 2 11 10 9 8 7 4 L S7 4 D 觸發(fā)器 1 2 3 4 5 6 7 V CCD2 R 2 D 2 CP D2 S 2 Q Q2 D1 R 1 D 1 CP D1 S 1 Q Q1 G ND CP D Qn+1 功能 ↑ 0 0 置 0 ↑ 1 1 置 1 D觸發(fā)器的功能真值表 歸納 D觸發(fā)器的特點(diǎn)： ① CP上升沿到來時(shí)觸發(fā)，可有效地抑制空翻。 ②具有置 0、置 1兩種功能，且輸出跟隨輸入的變化。 ③使用方便靈活，抗干擾能力極強(qiáng)，工作速度很高 。 數(shù)字電路及邏輯設(shè)計(jì) 觸發(fā)器 你會(huì)做嗎？ 為什么說 D觸發(fā)器可以有效地抑制 “ 空翻” 現(xiàn)象？ D觸發(fā)器的基本結(jié)構(gòu)組成分哪兩大部分？ 在邏輯圖符號(hào)中，你是如何區(qū)別出某觸發(fā)器是“電平”觸發(fā)還是“邊沿”觸發(fā)的？又是如何判斷某觸發(fā)器輸入端是高電平有效或是低電平有效的？ 你能默寫出 D觸發(fā)器的特征方程式和功能真值表嗎？ 如何解釋維持阻塞 D觸發(fā)器的“維持”和“阻塞”？ 數(shù)字電路及邏輯設(shè)計(jì) 觸發(fā)器 集成觸發(fā)器的應(yīng)用 一個(gè)觸發(fā)器可以保存一位二進(jìn)制數(shù)，由多個(gè)觸發(fā)器組成的能同時(shí)保存多位二進(jìn)制數(shù)據(jù)的電路，稱為寄存器 (register)。 CP Di Qi n+1 工作狀態(tài) 0 1 1 ↑ ↑ 0 1 0 0 1 清 0 鎖存 0 鎖存 1 圖 74273的符號(hào)圖 2 5 6 9 12 15 16 19 3 4 7 8 13 14 17 18 11 1 D0 D1 D2 D3 D4 D5 D6 D7 CR Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 一、 寄存器 數(shù)字電路及邏輯設(shè)計(jì) 觸發(fā)器 三態(tài)寄存器 74LS173: 4位三態(tài)并行輸入并行輸出寄存器74LS173，其內(nèi)部是四個(gè)上升沿觸發(fā)的 D觸發(fā)器。 3 4 5 6 D0 D1 D2 D3 CR CP SA SB EA EB Q0 Q1 Q2 Q3 14 13 12 11 15 7 9 10 1 2 圖 74173符號(hào)圖 X X X 1 X 0 X X 1 X 0 X X 0 ↑ ↑ ↑ X 1 0 0 0 0 0 工作狀態(tài) CP CR 清零 保持不變 保持不變 高阻 置數(shù) 允許輸出 表 74133的功能表 數(shù)字電路及邏輯設(shè)計(jì) 觸發(fā)器 在數(shù)字系統(tǒng)和計(jì)算機(jī)中 ， 不同部件的數(shù)據(jù)輸入和輸出一般是通過公共數(shù)據(jù)總線 (Data Bus)傳送 。 這些部件通常具有三態(tài)輸出或者通過三態(tài)緩沖器接到總線 。 圖 是用三片 74173寄存器 I、 II和 III進(jìn)行數(shù)據(jù)傳送的電路連接圖 。 圖中 ， DB3~DB0是四位數(shù)據(jù)總線 ， 寄存器的輸入端D3~D0、 輸出端 Q3~Q0分別與相應(yīng)的數(shù)據(jù)總線相連 。 在任一時(shí)刻 ， 只能有一個(gè)寄存器輸出端使能 ， 其余兩個(gè)寄存器的輸出必須處于高阻態(tài) 。 否則總線上電位將不確定 ，可能損壞寄存器 。 數(shù)字電路及邏輯設(shè)計(jì) 觸發(fā)器 CP DB3DB2DB1DB0 圖 多個(gè)寄存器與數(shù)據(jù)總線的連接電路 ST1 EN1 D3 D2 D1 D0 Q3 Q2 Q1Q0 SA SB EA EB C CR ST2 EN2 D3 D2 D1 D0 Q3 Q2 Q1Q0 SA SB EA EB C CR ST3 EN3 D3 D2 D1 D0 Q3 Q2 Q1Q0 SA SB EA EB C CR 74LS173 (1) 74LS173 (2) 74LS173 (3) 數(shù)字電路及邏輯設(shè)計(jì) 觸發(fā)器 移位寄存器 (shift register)除了有寄存數(shù)碼的功能外，還具有將數(shù)碼移位的功能。 圖 4個(gè) D觸發(fā)器構(gòu)成的串行輸入、并行 /串行輸出移位寄存器的邏輯結(jié)構(gòu)圖。 D Q C R D D Q C R D Q C R D Q C R Q0 Q1 Q2 Q3 圖 由 D觸發(fā)器組成的四位單向移位寄存器 CP R 二、 移位寄存器 數(shù)字電路及邏輯設(shè)計(jì) 觸發(fā)器 如果把 D觸發(fā)器的輸出端反饋回輸入端與 D連接，如圖 (a)所示，則 Q端脈沖波形的周期將是 CP脈沖周期的二倍。波形圖見 (b)。由波形圖可以看到， Q的輸出狀態(tài)可用來表示二進(jìn)制數(shù)的一位數(shù)值，具有計(jì)數(shù)功能。 如將 Q端接入下一個(gè) D觸發(fā)器的時(shí)鐘脈沖端，依次相連，可構(gòu)成 n位二進(jìn)制計(jì)數(shù)器。 圖 D觸發(fā)器接成分頻電路 （ a） 電路圖 （ b） 波形圖 (a) (b) D C Q CP CP Q 0 0 1 1 三、 二分頻器電路 數(shù)字電路及邏輯設(shè)計(jì) 觸發(fā)器 認(rèn)真復(fù)習(xí)，加強(qiáng)練習(xí)， 鞏固成果，學(xué)以致用！ Goodbye!