【導(dǎo)讀】蟻芁芄蒈罿芀莆蚃裊艿蒈蒆螁羋羋蟻螇裊莀薄蚃襖蒂螀袃膂薃袈袂芄螈螄袁莇薁蝕羈葿莄罿羀腿蕿裊罿莁莂袁羈蒃蚇螇羇膃蒀蚃羆芅蚆羈羆莈蒈袇肅蒀蚄螃肄膀蕆蠆肅節(jié)螞薅肂蒄蒅羄肁膄螁袀肀芆薃螆肀莈蝿螞聿蒁薂羀膈膀莄袆膇芃薀螂膆蒞莃蚈膅膅薈蚄膄芇蒁羃膄荿蚇衿膃蒂葿螅膂膁蚅蟻芁芄蒈罿芀莆蚃裊艿蒈蒆螁羋羋蟻螇裊莀薄蚃襖蒂螀袃膂薃袈袂芄螈螄袁莇薁蝕羈葿莄罿羀腿蕿裊罿莁莂袁羈蒃蚇螇羇膃蒀蚃羆芅蚆羈羆莈蒈袇肅蒀蚄螃肄膀蕆蠆肅節(jié)螞薅肂蒄蒅羄肁膄螁袀肀芆薃螆肀莈蝿螞聿蒁薂羀膈膀莄袆膇芃薀螂膆蒞莃蚈膅膅薈蚄膄芇蒁羃膄荿蚇衿膃蒂葿螅膂膁蚅蟻芁芄蒈罿芀莆蚃裊艿蒈蒆螁羋羋蟻螇裊莀薄蚃襖蒂螀袃膂薃袈袂芄螈螄袁莇薁蝕羈葿莄罿羀腿蕿裊罿莁莂袁羈蒃蚇螇羇膃蒀蚃羆芅蚆羈羆莈蒈袇肅蒀蚄螃肄膀蕆蠆肅節(jié)螞薅肂蒄蒅羄肁膄螁袀肀芆薃螆肀莈蝿螞聿蒁薂羀膈膀莄袆膇芃薀螂膆蒞莃蚈膅膅薈蚄膄芇蒁羃膄荿蚇衿膃蒂葿螅膂膁蚅蟻芁芄蒈罿芀莆蚃裊艿蒈蒆螁羋羋蟻螇裊莀

　　

【正文】 L等邏輯器件的基礎(chǔ)之上發(fā)展起來的。同以往的 PAL,GAL等相比較， FPGA／ CPLD的規(guī)模比較大，它可以替代幾十甚至幾千塊通用 IC 芯片。這樣的 FPGA／ CPLD 實際上就是一個子系統(tǒng)部件。這種芯片受到世界范圍內(nèi)電子工程設(shè)計人員的廣泛關(guān)注和普遍歡迎。經(jīng)過了十幾年的發(fā)展，許多公司都開發(fā)出了多種可編程邏輯器件。 對用戶而言， CPLD 與 FPGA的內(nèi)部結(jié)構(gòu)稍有不同，但 用法一樣，所以多數(shù)情況下，不加以區(qū)分。 FPGA／ CPLD 芯片都是特殊的 ASIC 芯片，它們除了具有 ASIC 的特點之外，還具有以下幾個優(yōu)點： 隨著 VlSI(Very Large Scale IC，超大規(guī)模集成電路 )工藝的不斷提高單一芯片內(nèi)部可以容納上百萬個晶體管， FPGA／ CPLD 芯片的規(guī)模也越來越大，其單片邏輯門數(shù)已達到上百萬門，它所能實現(xiàn)的功能也越來越強，同時也可以實現(xiàn)系統(tǒng)集成。 FPGA／ CPLD 芯片在出廠之前都做過百分之百的測試，不需要設(shè)計人員承擔(dān)投片風(fēng)險和費 用，設(shè)計人 員只需在自己的實驗室里就可以通過相關(guān)的軟硬件環(huán)境來完成芯片的最終功能設(shè)計。所以， FPGA／ CPLD 的資金投入小，節(jié)省了許多潛在的花費。 用戶可以反復(fù)地編程、擦除、使用或者在外圍電路不動的情況下用不同軟件就可實現(xiàn)不同的功能。所以，用 FPGA／ PLD 試制樣片，能以最快的速度占領(lǐng)市場。 FPGA／ CPLD軟件包中有各種輸入工具和仿真工具，及版圖設(shè)計工具和編程器等全線產(chǎn)品，電路設(shè)計人員在很短的時間內(nèi)就可完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。 當(dāng)電路有少量改動時，更能顯示出 FPGA／ CPLD 的優(yōu)勢。電路設(shè)計人員使用 FPGA／ CPLD 進行電路設(shè)計時，不需要具備專門的 IC(集成電路 )深層次的知識， FPGA／ CPLD 軟件易學(xué)易用，可以使設(shè)計人員更能集中精力進行電路設(shè)計，快速將產(chǎn)品推向市場。 FPGA 是現(xiàn)場可編程邏輯門陣列的簡稱，是電子設(shè)計的一個里程碑。 CPLD 是復(fù)雜可變成邏輯器件的簡稱。盡管 FPGA和 CPLD都是可編程 ASIC器件 ,有很多共同特點 ,但由于 CPLD和 FPGA結(jié)構(gòu)上的差異 ,具有各自的特點 : 1）、 CPLD更適合完成各種算法和組合邏輯 ,FP GA更適合于完成時序邏輯。換句話 說 ,FPGA更適合于觸發(fā)器豐富的結(jié)構(gòu) ,而 CPLD 更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。 2）、 CPLD 的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預(yù)測的 ,而 FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。 3）、在編程上 FPGA比 CPLD 具有更大的靈活性。 CPLD 通過修改具有固定內(nèi)連電路的邏輯功能來編程 ,FPGA 主要通過改變內(nèi)部連線的布線來編程 。FP GA 可在邏輯門下編程 ,而CPLD 是在邏輯塊下編程。 4）、 FPGA的集成度比 CPLD 高 ,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。 5）、 CPLD 比 FPGA使用起來更方便。 CPLD 的編程采用 E2PROM或 FASTFLASH技術(shù) ,無需外部存儲器芯片 ,使用簡單。而 FPGA的編程信息需存放在外部存儲器上 ,使用方法復(fù)雜。 6）、 CPLD 的速度比 FPGA快 ,并且具有較大的時間可預(yù)測性。這是由于 FPGA是門級編程 ,并且 CLB之間采用分布式互聯(lián) ,而 CPLD是邏輯塊級編程 ,并且其邏輯塊之間的互聯(lián)是集總式的。 7）、在編程方式上 ,CPLD 主要是基于 EEPROM或 FLASH存儲器編程 ,編程次數(shù)可達 1 萬次 ,優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。 CPLD 又可分為在編程器上編程和在系統(tǒng) 編程兩類。 FPGA大部分是基于 SRAM編程 ,編程信息在系統(tǒng)斷電時丟失 ,每次上電時 ,需從器件外部將編程數(shù)據(jù)重新寫入 SRAM中。其優(yōu)點是可以編程任意次 ,可在工作中快速編程 ,從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。 8）、 CPLD 保密性好 ,FPGA保密性差。 9）、一般情況下 ,CPLD 的功耗要比 FPGA大 ,且集成度越高越明顯。 隨著復(fù)雜可編程邏輯器件 (CPLD)密度的提高，數(shù)字器件設(shè)計人員在進行大型設(shè)計時，既靈活又容易，而且產(chǎn)品可以很快進入市場。許多設(shè)計人員已經(jīng)感受到 CPLD 容易使用、時序可預(yù)測和速度高等優(yōu)點 ，然而，在過去由于受到 CPLD 密度的限制，他們只好轉(zhuǎn)向 FPGA和 ASIC?，F(xiàn)在，設(shè)計人員可以體會到密度高達數(shù)十萬門的 CPLD 所帶來的好處。 CPLD 結(jié)構(gòu)在一個邏輯路徑上采用 1 至 16 個乘積項，因而大型復(fù)雜設(shè)計的運行速度可以預(yù)測。因此，原有設(shè)計的運行可以預(yù)測，也很可靠，而且修改設(shè)計也很容易。 CPLD 在本質(zhì)上很靈活、時序簡單、路由性能極好，用戶可以改變他們的設(shè)計同時保持引腳輸出不變。與FPGA相比， CPLD 的 I/O 更多，尺寸更小。 如今，通信系統(tǒng)使用很多標(biāo)準(zhǔn)，必須根據(jù)客戶的需要配置設(shè)備以支持不同的標(biāo) 準(zhǔn)。 CPLD可讓設(shè)備做出相應(yīng)的調(diào)整以支持多種協(xié)議，并隨著標(biāo)準(zhǔn)和協(xié)議的演變而改變功能。這為系統(tǒng)設(shè)計人員帶來很大的方便，因為在標(biāo)準(zhǔn)尚未完全成熟之前他們就可以著手進行硬件設(shè)計，然后再修改代碼以滿足最終標(biāo)準(zhǔn)的要求。 CPLD 的速度和延遲特性比純軟件方案更好，它的NRE費用低於 ASIC，更靈活，產(chǎn)品也可以更快入市。 CPLD 可編程方案的優(yōu)點如下： ●邏輯和存儲器資源豐富 (CYPRESS Delta39K200 的 RAM超過 480 Kb) ●帶冗余路由資源的靈活時序模型 ●改變引腳輸出很靈活 ●可以裝在系統(tǒng)上后重新編程 ●I/O數(shù)目多 ●具有可保證性能的集成存儲器控制邏輯 ●提供單片 CPLD 和可編程 PHY方案 由于有這些優(yōu)點，設(shè)計建模成本低，可在設(shè)計過程的任一階段添加設(shè)計或改變引腳輸出，可以很快上市 CPLD 的結(jié)構(gòu) CPLD 是屬於粗粒結(jié)構(gòu)的可編程邏輯器件。它具有豐富的邏輯資源 (即邏輯門與寄存器的比例高 )和高度靈活的路由資源。 CPLD 的路由是連接在一起的，而 FPGA的路由是分割開的。FPGA可能更靈活，但包括很多跳線，因此速度較 CPLD 慢。 CPLD 以群陣列（ array of clusters）的形式排 列，由水平和垂直路由通道連接起來。這些路由通道把信號送到器件的引腳上或者傳進來，并且把 CPLD 時序模型簡單 CPLD 優(yōu)于其它可編程結(jié)構(gòu)之處在于它具有簡單且可預(yù)測的時序模型。這種簡單的時序模型主要應(yīng)歸功于 CPLD 的粗粒度特性。 CPLD 可在給定的時間內(nèi)提供較寬的相等狀態(tài)，而與路由無關(guān)。這一能力是設(shè)計成功的關(guān)鍵，不但可加速初始設(shè)計工作，而且可加快設(shè)計調(diào)試過程。 粗粒 CPLD 結(jié)構(gòu)的優(yōu)點 CPLD 是粗粒結(jié)構(gòu)，這意味著進出器件的路徑經(jīng)過較少的開關(guān)，相應(yīng)地延遲也小。因此，與等效的 FPGA相比， CPLD 可工作 在更高的頻率，具有更好的性能。 CPLD 的另一個好處是其軟件編譯快，因為其易于路由的結(jié)構(gòu)使得布放設(shè)計任務(wù)更加容易執(zhí)行。 細粒 FPGA結(jié)構(gòu)的優(yōu)點 FPGA是細粒結(jié)構(gòu)，這意味著每個單元間存在細粒延遲。如果將少量的邏輯緊密排列在一起， FPGA的速度相當(dāng)快。然而，隨著設(shè)計密度的增加，信號不得不通過許多開關(guān)，路由延遲也快速增加，從而削弱了整體性能。 CPLD 的粗粒結(jié)構(gòu)卻能很好地適應(yīng)這一設(shè)計布局的改變。 靈活的輸出引腳 CPLD 的粗粒結(jié)構(gòu)和時序特性可預(yù)測，因此設(shè)計人員在設(shè)計流程的后期仍可以改變輸出引腳，而時序仍 保持不變。 很多設(shè)計人員偏愛 CPLD是因為它簡單易用和高速的優(yōu)點。 CPLD更適合邏輯密集型應(yīng)用，如狀態(tài)機和地址解碼器邏輯等。而 FPGA 則更適用于 CPU 和 DSP 等寄存器密集型設(shè)計。 新的 CPLD 封裝 CPLD 有多種密度和封裝類型，包括單芯片自引導(dǎo)方案。自引導(dǎo)方案在單個封裝 600μA 200MA 300mA CPLD 特別適合那些要求低功耗和低溫度的電池供電應(yīng)用，像手持設(shè)備。 許多設(shè)計人員都熟悉傳統(tǒng)的 PLD，并喜歡這種結(jié)構(gòu)所固有的靈活性和易用性。 CPLD 為ASIC 和 FPGA設(shè)計 人員提供了一種很好的替代方案，可讓他們以更簡單、方便易用的結(jié)構(gòu)實現(xiàn)其設(shè)計。 CPLD 現(xiàn)已達到數(shù)十萬門的密度，并可提供當(dāng)今通信設(shè)計所需的高性能。大于50 萬門的設(shè)計仍需 ASIC 和 FPGA，但對于小型設(shè)計， CPLD 不失為一個高性價比的替代方案。 FPGA采用了邏輯單元陣列 LCA（ LOGIC Cell Array）這樣一個新概念， 可以說， FPGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 目前 FPGA的品種很多，有 XILINX 的 XC 系列、 TI 公司的 TPC 系列、 ALTERA公司的FIEX 系列等。 FPGA是由存放在片內(nèi) RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進行編程。