[計(jì)算機(jī)硬件及網(wǎng)絡(luò)]第一章概述-資料下載頁
2025-01-19 08:56本頁面
【正文】 從行為域到結(jié)構(gòu)域的綜合 （ 3）從 RTL表述轉(zhuǎn)換到邏輯門的表述 邏輯綜合 （ 4）從邏輯門表述轉(zhuǎn)換到 FPGA的配置網(wǎng)表文件 結(jié)構(gòu)綜合 綜合過程將設(shè)計(jì)輸入翻譯成由與，或，非門， RAM，觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表，輸出edf,edn等標(biāo)準(zhǔn)格式網(wǎng)表文件，供布局布線器工具實(shí)現(xiàn)。 計(jì)算機(jī)軟 /硬件描述語言編譯 /綜合工具的不同之處 （A）軟件語言設(shè)計(jì)目標(biāo)流程（B）硬件語言設(shè)計(jì)目標(biāo)流程C、AS M…程序軟件程序編譯器COMPILERCPU 指令/數(shù)據(jù)代碼：010010 100010 1100VHDL/VERILOG程序硬件描述語言綜合器COMPILER為ASI C設(shè)計(jì)提供的電路網(wǎng)表文件QDJ QK （ a ） （ b ） SYNTHESIZER 三 .布局布線（適配） 其功能是將由綜合器產(chǎn)生的描述電路連接關(guān)系的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。 即將綜合輸出的邏輯網(wǎng)表適配到具體的FPGA器件上。 四 . 仿真 利用 EDA軟件工具對適配生成的結(jié)果進(jìn)行模擬測試。以驗(yàn)證設(shè)計(jì)，排除錯誤。 （ 1）功能仿真 對被測系統(tǒng)的邏輯功能進(jìn)行測試模擬，以了解其實(shí)現(xiàn)功能是否滿足原設(shè)計(jì)要求的過程。 （ 2）時序仿真 以接近真實(shí)器件運(yùn)行特性的仿真，仿真文件包含了器件的硬件特性，因而仿真精度高。 五 . 下載和硬件測試 下載： 把適配生成的 下載文件，通過編程器向 FPGA等硬件器件進(jìn)行下載，將下載文件的內(nèi)容灌入器件中。 硬件測試： 將下載后的器件與必要的硬件外圍器件連接進(jìn)行綜合測試。 IP核 IP(Intellectual Property)知識產(chǎn)權(quán)核 當(dāng)前 IP技術(shù)已經(jīng)成為 IC設(shè)計(jì)的一項(xiàng)獨(dú)立技術(shù)，成為實(shí)現(xiàn) SOC設(shè)計(jì)的技術(shù)支撐以及ASIC設(shè)計(jì)方法學(xué)中的學(xué)科分支。 目前 IP庫已經(jīng)包含諸如： 8051， ARM, PowerPC, TMS 320C50 等微處理器； MPEGII,JPEG, 等數(shù)字信息壓縮 /解壓器 大規(guī)模軟核或硬核。 EDA技術(shù)發(fā)展的趨勢
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