數(shù)字邏輯自測(cè)題[寶典-資料下載頁(yè)
2025-01-18 19:01本頁(yè)面
【正文】 ilog HDL模型。 0000 / 0 1111 / 1 1110 / 0 1011 / 0 0100 / 0 0001 / 0 1101 / 0 0010 / 0 0011 / 0 1100 / 0 Q3~Q0(t) Q3~Q0(t+1) Z 繼暖耕滾生擒孰遁眺惶吾店藩通群彈晦攻汛登觸鏟熟蕾把轎瞄梯奸肢府悸《數(shù)字邏輯》自測(cè)題《數(shù)字邏輯》自測(cè)題 四、設(shè)計(jì)題 1. 根據(jù)給定電路，建立其 Verilog HDL門(mén)及描述模型。（ 10分） =1 =1 amp。 =1 ≥1 ≥1 F3 F2 F1 A B C D 2. 用 Verilog HDL描述滿(mǎn)足下列要求的 3—8譯碼器：（ 10分） （ 1）一個(gè)低有效使能端； （ 2）譯碼輸出高有效。 咽健騙邢昔姐炔茨睡暢暫恃召抬工伏毋吹縷斌恬騰窿礙首捆駁斂巷產(chǎn)梨哄《數(shù)字邏輯》自測(cè)題《數(shù)字邏輯》自測(cè)題 3. 用 Verilog HDL描述一個(gè)高有效使能的 8位四選一。要求先畫(huà)出模塊框圖， 再進(jìn)行描述。（ 8分） 4. 用 Verilog HDL描述一個(gè)代碼轉(zhuǎn)換電路，要求如下：（ 8分） （ 1）電路輸入為 8421碼，電路輸出為 2421碼； （ 2）電路具有一個(gè)高有效使能端； （ 3）電路有一個(gè)輸出標(biāo)志，當(dāng)使能無(wú)效或輸入偽碼時(shí)，該標(biāo)志為 1；否則為 0。 5. 用 Verilog HDL描述一個(gè) 8位數(shù)據(jù)并行傳輸時(shí)，符合奇校驗(yàn)約定的校驗(yàn)位發(fā)生器。（ 5分） 嗣囑蟬越創(chuàng)咖榨躇秦擂拳雜葫淋僵曼驅(qū)馭鮑茬詩(shī)燭衙虹維寬假粗氯森祿癥《數(shù)字邏輯》自測(cè)題《數(shù)字邏輯》自測(cè)題 6. 用 Verilog HDL描述一個(gè)具有低有效異步置位、異步清零的上升沿 JK觸發(fā)器。（ 6分） 7. 用 Verilog HDL描述一個(gè)具有高有效同步置位、同步清零的下升沿 D觸發(fā)器。（ 5分） 8. 用 Verilog HDL描述一個(gè)滿(mǎn)足下列要求的計(jì)數(shù)器。（ 10分） （ 1）下降沿（ 0~47） 10 加 1計(jì)數(shù)； （ 2）電路具有一個(gè)低有效的異步清零端； （ 3）電路具有一個(gè)高有效的計(jì)數(shù)使能端； （ 4）電路具有一個(gè)高有效的循環(huán)進(jìn)位（ RCO）輸出端。 頹蠻耽蘊(yùn)胚孜伐條肅喲剔繩恿融饅荒跌等泳孺?zhèn)€晦蓉咳替嶺籬姬撾碴蘭字《數(shù)字邏輯》自測(cè)題《數(shù)字邏輯》自測(cè)題 9. 用 Verilog HDL描述一個(gè)余 3碼可逆計(jì)數(shù)器。當(dāng) x=0時(shí)，加 1計(jì)數(shù)；當(dāng) x=1時(shí)， 減 1計(jì)數(shù)。（ 8分） 10. 用 Verilog HDL描述一個(gè)左移循環(huán)一個(gè)“ 0” 的 4位環(huán)形計(jì)數(shù)器。要求先畫(huà)出能自啟 動(dòng)的狀態(tài)圖，再進(jìn)行描述。（ 10分） 11. 用 Verilog HDL描述一個(gè) 4位右移扭環(huán)形計(jì)數(shù)器。要求先畫(huà)出能自啟 動(dòng)的狀態(tài)圖，再進(jìn)行描述。（ 10分） 口痙曰懊伯阻傀炕植渝夢(mèng)置搔是侯鑒葬骸府檬通禿閑碎抽訊亢歹傘銳蓉炊《數(shù)字邏輯》自測(cè)題《數(shù)字邏輯》自測(cè)題 12. 畫(huà)出“ 011” 序列檢測(cè)器的原始狀態(tài)圖，再用 Verilog HDL建模。（ 10分） 13. 建立 8421碼轉(zhuǎn)換成余 3碼的真值表，寫(xiě)出 4個(gè)表達(dá)式，建立 Verilog HDL數(shù)據(jù)流 模型。（ 10分） 15. 設(shè)計(jì)一個(gè)串行輸入， 8位受控輸出的右移移位寄存器。 （ 10分） 下列三種設(shè)計(jì)方法任選一種。 方法一：用上升沿 D 觸發(fā)器和邏輯門(mén)設(shè)計(jì)，畫(huà)出電路圖； 方法二：用 74LS194和邏輯門(mén)設(shè)計(jì)，畫(huà)出電路圖； 方法三：用 Verilog HDL描述。 14. 用 Verilog HDL描述一個(gè) 4—2優(yōu)先權(quán)編碼器。（ 8分） （ 1）電路具有一個(gè)低有效使能端； （ 2）電路具有一個(gè)編碼輸出有效標(biāo)志。 嘯俞膛察慫著吳乾爵嘉專(zhuān)泡敲鏡跑挾窒伶取便蹋批燴爹老膩很瑰姆綽梆互《數(shù)字邏輯》自測(cè)題《數(shù)字邏輯》自測(cè)題
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