用modelsim作功能仿真8-資料下載頁
2024-10-17 13:59本頁面
【導(dǎo)讀】編譯源代碼----錯(cuò)誤信息。仿真多個(gè)top級模塊。啟動仿真器----vsim命令的參數(shù)。如果用了Verilog的‘timescale指令,將使用整個(gè)設(shè)計(jì)中的。使用實(shí)例名也是可選項(xiàng);如果沒有使用,SDF用于頂級。按timesteps指定的時(shí)間長度執(zhí)行仿真。指定運(yùn)行的timesteps數(shù)量。繼續(xù)上次在-step或斷點(diǎn)后的仿真。運(yùn)行仿真器直到?jīng)]有其他的事件。允許用戶給VHDL的信號和Verilog的線網(wǎng)予以激勵(lì)。–和上一個(gè)例子相似。-r前面的時(shí)間單位表達(dá)式必須放在大括號里。自動完成仿真步驟的宏文件
【正文】 2） 時(shí)序仿真的實(shí)現(xiàn)方法： 編譯 Xilinx公司的庫文件： ?先將 ?將 Xilinx公司元件庫的腳本文件 COPY到 modelsim的安裝目錄下 ?在 main窗口運(yùn)行： MODELSIM source path_to_script/ 這里的路徑一定要用 /來表示，比如 e:/tools/xilinx ?看到彈出對話框后，選擇相應(yīng)的選項(xiàng)，進(jìn)行庫的編譯 用 ModelSim作時(shí)序仿真（ 3） 時(shí)序仿真的實(shí)現(xiàn)方法： ? unisim庫是用來對 ISE中畫的電路圖進(jìn)行前仿真時(shí)用的。 ?simprim則是在作布線后的時(shí)序仿真時(shí)用 。 用 ModelSim作時(shí)序仿真（ 4） 時(shí)序仿真的實(shí)現(xiàn)方法： 以 Foundation為例 ： ? Foundation所產(chǎn)生的 list不包含 time delay的數(shù)據(jù)，有一個(gè) TIMING數(shù)據(jù)。（有的廠商的布局布線所產(chǎn)生的 NETLIST文件已經(jīng)包含有time delay的數(shù)據(jù)） . ? Foundation所產(chǎn)生的 NETLIST文件默認(rèn)的文件名是（或 ） ? simprim庫，因此必須在仿真前先建立。 ?做時(shí)序仿真，要編譯 ，以及 ?加載測試文件 用 ModelSim作時(shí)序仿真（ 5） 時(shí)序仿真的容易遇到的問題： 以 Xilinx公司的為例 ： ?GSR信號產(chǎn)生的影響（可以通過改變輸入信號時(shí)延來解決） ?D觸發(fā)器的 setup time不足（可以通過分析 SDF文件來追究錯(cuò)誤所在） 關(guān)于 ? ModelSim使用 ASCII文件 , 由用戶控制 ? 在 ModelSim的 安裝目錄一個(gè)缺省文件被提供 ? 存有初始信息 庫定位 啟動文件的定位 ModelSim其他缺省設(shè)定 [Library]：邏輯上的 LIBRARY與實(shí)際硬盤驅(qū)動目錄的連接 [v]： COMPILE時(shí)的一些選項(xiàng)的默認(rèn)值， 0=OFF， 1=ON [vsim]：仿真時(shí)參數(shù)的設(shè)定 ? ，故編譯庫文件時(shí)應(yīng)該將只讀屬性去掉。 總結(jié) ? 前面講述了 ModelSim的基本使用方法。大家可通過例子來練習(xí)使用 ModelSim ? 還有一些較深入的問題，例如： 用 VITAL仿真模型支持 VHDL 布局布線后仿真；用 Tcl 去定制 ModelSim圖形用戶界面；用 Tcl 去自動生成測試矢量；用性能分析去減少仿真時(shí)間；用測試矢量分析 HDL 代碼覆蓋率； 以及 ；源代碼編寫中的語言模板和助手；數(shù)據(jù)流窗口中的信號探察 …… 等等 ， 還有待于進(jìn)一步的探討 。 謝謝大家！
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