[計(jì)算機(jī)]第2章開發(fā)軟件與開發(fā)流程-資料下載頁
2025-10-10 03:48本頁面
【正文】 化 。 第 2章 開發(fā)軟件與開發(fā)流程 FPGA 設(shè)計(jì)與應(yīng)用 3) 適配和分割 確立優(yōu)化以后的邏輯能否與器件中的宏單元和 I/O單元適配 ， 然后將設(shè)計(jì)分割為多個(gè)便于識(shí)別的邏輯小塊形式映射到器件相應(yīng)的宏單元中 。 如果整個(gè)設(shè)計(jì)較大 ， 不能裝入一片器件時(shí) ， 可以將整個(gè)設(shè)計(jì)劃分 （ 分割 ） 成多塊 ， 并裝入同一系列的多片器件中去 。 分割可全自動(dòng) 、 部分或全部用戶控制 ， 目的是使器件數(shù)目最少 ， 器件之間通信的引腳數(shù)目最少 。 第 2章 開發(fā)軟件與開發(fā)流程 FPGA 設(shè)計(jì)與應(yīng)用 4) 布局和布線 布局和布線工作是在上面的設(shè)計(jì)工作完成后由軟件自動(dòng)完成的 ， 它以最優(yōu)的方式對(duì)邏輯元件布局 ， 并準(zhǔn)確地實(shí)現(xiàn)元件間的互連 。 布線以后軟件自動(dòng)生成報(bào)告 ， 提供有關(guān)設(shè)計(jì)中各部分資源的使用情況等信息 。 第 2章 開發(fā)軟件與開發(fā)流程 FPGA 設(shè)計(jì)與應(yīng)用 5. 時(shí)序仿真 時(shí)序仿真又稱后仿真或延時(shí)仿真 。 由于不同器件的內(nèi)部延時(shí)不一樣 ， 不同的布局布線方案也給延時(shí)造成不同的影響 ， 因此在設(shè)計(jì)處理以后 ， 對(duì)系統(tǒng)和各模塊進(jìn)行時(shí)序仿真 ， 分析其時(shí)序關(guān)系 ， 估計(jì)設(shè)計(jì)的性能 ， 以及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)等是非常有必要的 。 實(shí)際上這也是與實(shí)際器件工作情況基本相同的仿真 。 第 2章 開發(fā)軟件與開發(fā)流程 FPGA 設(shè)計(jì)與應(yīng)用 6. 器件編程測(cè)試 時(shí)序仿真完成后， 軟件就可產(chǎn)生供器件編程使用的數(shù)據(jù)文件。 對(duì) EPLD/CPLD來說， 是產(chǎn)生熔絲圖文件， 即 JED文件， 對(duì)于 FPGA來說， 是產(chǎn)生位流數(shù)據(jù)文件（ Bitstream Generation）， 然后將編程數(shù)據(jù)放到對(duì)應(yīng)的具體可編程器件中去。 第 2章 開發(fā)軟件與開發(fā)流程 FPGA 設(shè)計(jì)與應(yīng)用 器件編程需要滿足一定的條件 ， 如編程電壓 、 編程時(shí)序和編程算法等 。 普通的EPLD/CPLD器件和一次性編程的 FPGA需要專用的編程器完成器件的編程工作 。 基于 SRAM的 FPGA可以由 EPROM或其它存儲(chǔ)體進(jìn)行配置 。 在線可編程的 PLD器件不需要專門的編程器 ， 只要一根編程下載電纜就可以了 。 第 2章 開發(fā)軟件與開發(fā)流程 FPGA 設(shè)計(jì)與應(yīng)用 器件在編程完畢后， 可以用編譯時(shí)產(chǎn)生的文件對(duì)器件進(jìn)行校驗(yàn)、 加密等工作。 對(duì)于支持 JTAG技術(shù)， 具有邊界掃描測(cè)試 BST（ Boundary Scan Testing）能力和在線編程能力的器件來說， 測(cè)試起來就更加方便。 第 2章 開發(fā)軟件與開發(fā)流程 FPGA 設(shè)計(jì)與應(yīng)用 一個(gè)簡(jiǎn)單的開發(fā)項(xiàng)目 MY_AND2 U0 MY_AND2 U1 MY_OR2 U2 INP(0) INP(1) INP(2) INP(3) Z 頂層模塊： AND_OR 實(shí)驗(yàn)介紹：完成如圖所示電路圖。 (1)完成 MY_AND2和 MY_OR2的 VHDL描述程序 (2)完成頂層模塊 AND_OR的結(jié)構(gòu)化描述 第 2章 開發(fā)軟件與開發(fā)流程 FPGA 設(shè)計(jì)與應(yīng)用 操作步驟 1. 創(chuàng)建工程 2. 編寫“ MY_AND2”和“ MY_OR2”的 RTL級(jí)描述，“ AND_OR”的結(jié)構(gòu)級(jí)描述 3. 語法檢查 4. 查看電路圖 5. 行為級(jí)仿真 第 2章 開發(fā)軟件與開發(fā)流程 FPGA 設(shè)計(jì)與應(yīng)用 開發(fā)軟件使用進(jìn)階 1. Sources窗口 2. Processes窗口 3. 工作區(qū) 4. Transcript窗口 第 2章 開發(fā)軟件與開發(fā)流程 FPGA 設(shè)計(jì)與應(yīng)用 設(shè)計(jì)輸入 1. 文本輸入方式 2. 圖形輸入方式 （ 1）自底向上的方式 （ 2）自頂向下的方式 3. 其他輸入方式 4. UCF文件的輸入（屬于文本輸入方式）
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