全數(shù)字鎖相環(huán)設(shè)計word版-資料下載頁
2025-05-05 20:30本頁面
【正文】 號 fout。同時，因為 fout=clk/2N=fc，因此通過改變分頻值 N 可以得到不同的環(huán)路中心頻率 fc。除 N計數(shù)器對脈沖加減電路的輸出 IDOUT 再進行 N 分頻，得到整個環(huán)路的輸出信號 Fout。同時，因為 fc=IDCLOCK/2N，因此通過改變分頻值 N可以得到不同的環(huán)路中心頻率 fc。 N分頻器模塊端口設(shè)計什么如下： module div_N(clkin,n,reset,clkout)； //N 分頻模塊 input clkin,reset； input[14： 0]n； output clkout； N分頻器模塊仿真如下： 數(shù)模 DAC 轉(zhuǎn)換模塊的 設(shè)計 這里使用數(shù)模轉(zhuǎn)換模塊是為了在仿真過程更好的直觀的觀察鎖相的情況。把輸入信號和輸出信號都經(jīng)過一個數(shù)模轉(zhuǎn)換模塊，然后用經(jīng)過軟件的設(shè)置可以看到正弦波的圖形，或者可以通過示波器來看圖形。這樣可以表征兩個信號的頻率和相位的差。 數(shù)模 DAC 轉(zhuǎn)換模塊端口設(shè)計說明如下： module dac(clk,dout,dd)； //數(shù)模轉(zhuǎn)換模塊 input clk； //輸入轉(zhuǎn)換的信號 output[7： 0]dout； //位寬為八位的輸出 output[7： 0]dd； reg[7： 0]dout； reg[7： 0]dd； 數(shù)模 DAC 轉(zhuǎn)換模塊仿真如下： 可以看到 clk 經(jīng)過 dac 模塊可以用正弦波來顯示，如下圖 全數(shù)字鎖相環(huán)的頂層模塊 全數(shù)字鎖相環(huán)的頂層模塊主要是把前面設(shè)計的幾個模塊連接起來。全數(shù)字鎖相環(huán)頂層模塊端口設(shè)計如下： module pll_top(fin,fout,se,clk,reset,enable,Kmode,fin_dac,fout_dac)； input fin,clk； //輸入 clk 時鐘周期 100ns(10Mhz) input reset,enable； //reset 高電平復(fù)位， enable 高電 平有效 input[2： 0]Kmode； //濾波計數(shù)器的計數(shù)模值設(shè)定 output fout； //fout 是鎖頻鎖相輸出 output[7： 0]fin_dac,fout_dac； //fin_dac,fout_dac 分別是兩個輸入輸出信號經(jīng)過數(shù)模 dac 的輸出 output se； //用于觀察鎖相與否 頂層文件程序生成的連接如圖 ： 3全數(shù)字鎖相環(huán)仿真 全數(shù)字鎖相環(huán)的功能仿真 利用業(yè)界強大的 軟件進行功能仿真： 上面圖 和圖 分別是從不同的變化的 fin 輸入頻率的仿真，根 據(jù)波形可以看到 fout 頻率能夠跟隨 fin 輸入的變化。 全數(shù)字鎖相環(huán)的時序仿真 在時序仿真前，先利用 軟件編譯如下圖是編譯的報告，從給出的編譯結(jié)果可以知道，利用 Altera 公司的 Cyclone 系列器件的 EP1C6Q 圖 全數(shù)字鎖相環(huán)編譯結(jié)果截圖 利用 軟件進行時序仿真： 圖 全數(shù)字鎖相環(huán)時序仿真結(jié)果 從時序仿真圖可以看到， se在十個周期內(nèi)輸出方波，說明 fout 的頻率在幾個 fin 周期內(nèi)可以跟上 fin 的頻率，就是相位被鎖定，這時的相位差為 90度。 4下載硬 件測試 利用 EDA6000 實驗箱來驗證，并在實驗箱上進行邏輯的分析。實驗板上的FPGA 型號為 EP1C6Q240C8，使用電路的時鐘頻率為 10MHz。在所設(shè)計的鎖相環(huán)邏輯電路中，為了便于鑒視鎖相環(huán)的工作狀況，本次設(shè)計引出了一個鎖相監(jiān)視的判斷信號 se。采用邏輯分析儀觀察各個信號的情況，設(shè)置好各個端腳對應(yīng)的引腳。并且下載到芯片，連接好邏輯分析儀，就可以進行驗證。 圖 全數(shù)字鎖相環(huán) EDA6000 模式設(shè)置圖 上圖為設(shè)置 EDA6000 的模式，電路工作時鐘 clk 就是 clk0(IO30)設(shè)置為10Mhz，輸入信號 fin 就是 clk1(IO31)，在這里可以選擇不同的信號頻率。定義 K0(IO40)， K1(IO41)， K2(IO42)， K3(IO43)， K4(IO44)并分別與 Kmod0，Kmod1， Kmod2， enable， reset 對應(yīng)；把芯片上定義的 clk， fin， fout， se 管腳分別連接到邏輯分析儀的 LA7， LA6， LA5， LA4 上，從而可以直接觀察 fin， fout 和 se 信號之間的關(guān)系變化。 下面是邏輯儀分析對 幾種不同的 fin 輸入頻率分析的結(jié)果。 當(dāng) fin 輸入頻率取為 1khz 時，可以看到波形圖如下： 上面的仿真圖分別是在不同的輸入信號，就是被鎖相信號 fin 的頻率由1kHz 到 10kHz 到 100kHz，邏輯分析儀分析的結(jié)果。我們看上面的結(jié)果可以知道輸出信號 se 是一系列的方波，說明了達到了相位鎖定。因為鎖相過程就是十幾個 fin 周期，比較短，邏輯分析儀采樣不到剛開始的數(shù)據(jù)，所以鎖相的過程無法顯示出來。從上面的結(jié)果可以看出設(shè)計的結(jié)果達到課題的設(shè)計指標(biāo)。 七 樂無窮，盡在新浪新版博客，快來體驗啊 ~請點擊進入 ~ 特別聲明： 1：資料來源于互聯(lián)網(wǎng)，版權(quán)歸屬原作者 2：資料內(nèi)容屬于網(wǎng)絡(luò)意見，與本賬號立場無關(guān) 3：如有侵權(quán)，請告知，立即刪除。
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