【導(dǎo)讀】automaticlights,oventimerswitch,on-offpowerequipment,electricalandevena

　　

【正文】 測(cè)量功能、電壓測(cè)量功能、頻率測(cè)量功能、過(guò)欠壓報(bào)警功能等。鐘表的數(shù)字化給人們的生產(chǎn)生活帶來(lái)了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。諸如定時(shí)自動(dòng)報(bào)警、按時(shí)自動(dòng)打鈴、時(shí)間程序自動(dòng)控制、定時(shí)廣播、自動(dòng)起閉路燈、 定時(shí)開(kāi)關(guān)烘箱、通斷動(dòng)力設(shè)備、甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的?？梢哉f(shuō)，設(shè)計(jì)多功能數(shù)字時(shí)鐘的意義已不只在于數(shù)字時(shí)鐘本身，更大的意義在于多功能數(shù)字時(shí)鐘在許多實(shí)時(shí)控制系統(tǒng)中的應(yīng)用。在很多實(shí)際應(yīng)用中，只要對(duì)數(shù)字時(shí)鐘的程序和硬件電路加以一定的修改，便可以得到實(shí)時(shí)控制的實(shí)用系統(tǒng)，從而應(yīng)用到實(shí)際工作與生產(chǎn)中去。因此，研究數(shù)字時(shí)鐘及擴(kuò)大其應(yīng)用，有著非?，F(xiàn)實(shí)的意義。 隨著人類科技文明的發(fā)展，人們對(duì)于時(shí)鐘的要求在不斷地提高。時(shí)鐘已不僅僅被看成一種用來(lái)顯示時(shí)間的工具，在很多實(shí)際應(yīng)用中它還需要能夠?qū)?現(xiàn)更多其它的功能。高精度、多功能、小體積、低功耗，是現(xiàn)代時(shí)鐘發(fā)展的趨勢(shì)。在這種趨勢(shì)下，時(shí)鐘的數(shù)字化、多功能化已經(jīng)成為現(xiàn)代時(shí)鐘生產(chǎn)研究的主導(dǎo)設(shè)計(jì)方向。本文正是基于這種設(shè)計(jì)方向，以單片機(jī)為控制核心，設(shè)計(jì)制作一個(gè)符合指標(biāo)要求的多功能數(shù)字時(shí)鐘。 本設(shè)計(jì)基于單片機(jī)技術(shù)原理，以單片機(jī)芯片 AT89C52 作為核心控制器，通過(guò)硬件電路的制作以及軟件程序的編制，設(shè)計(jì)制作出一個(gè)多功能數(shù)字時(shí)鐘系統(tǒng)。該時(shí)鐘系統(tǒng)主要由時(shí)鐘模塊、鬧鐘模塊、環(huán)境溫度檢測(cè)模塊、液晶顯示模塊、鍵盤(pán)控制模塊以及信號(hào)提示模塊組成。系統(tǒng)具有簡(jiǎn)單清晰的操作界面，能在 4V～7V 直流電源下正常工作。能夠準(zhǔn)確顯示時(shí)間（顯示格式為時(shí)時(shí)：分分：秒秒，24小時(shí)制），可隨時(shí)進(jìn)行時(shí)間調(diào)整，具有鬧鐘時(shí)間設(shè)置、鬧鐘開(kāi) /關(guān)、止鬧功能，能夠?qū)r(shí)鐘所在的環(huán)境溫度進(jìn)行測(cè)量并顯示。設(shè)計(jì)以硬件軟件化為指導(dǎo)思想，充分發(fā)揮單片機(jī)功能，大部分功能通過(guò)軟件編程來(lái)實(shí)現(xiàn)，電路簡(jiǎn)單明了，系統(tǒng)穩(wěn)定性高。同時(shí)，該時(shí)鐘系統(tǒng)還具有功耗小、成本低的特點(diǎn)，具有很強(qiáng)的實(shí)用性。由于系統(tǒng)所用元器件較少，單片機(jī)所被占用的 I/O口不多，因此系統(tǒng)具有一定的可擴(kuò)展性。 時(shí)鐘設(shè)計(jì)無(wú)淪是用離散邏輯、可編程邏輯，還是用全定制硅器件實(shí)現(xiàn)的任何數(shù)字設(shè)計(jì)，為了成功地操作，可靠的時(shí)鐘是非常關(guān)鍵的。設(shè)計(jì)不良的時(shí)鐘在極限的溫度、電壓或制造工藝的偏差情況下將導(dǎo)致錯(cuò)誤的行為，并且調(diào)試?yán)щy、花銷 很大。在設(shè)計(jì) FPGA/CPLD時(shí)通常采用幾種時(shí)鐘類型。時(shí)鐘可分為如下四種類型：全局時(shí)鐘、門(mén)控時(shí)鐘、多級(jí)邏輯時(shí)鐘和波動(dòng)式時(shí)鐘。多時(shí)鐘系統(tǒng)能夠包括上述四種時(shí)鐘類型的任意組合。 無(wú)論采用何種方式，電路中真實(shí)的時(shí)鐘樹(shù)也無(wú)法達(dá)到假定的理想時(shí)鐘，因此我們必須依據(jù)理想時(shí)鐘，建立一個(gè)實(shí)際工作時(shí)鐘模型來(lái)分析電路，這樣才可以 使得電路的實(shí)際工作效果和預(yù)期的一樣。在實(shí)際的時(shí)鐘模型中，我們要考慮時(shí)鐘樹(shù)傳播中的偏斜、跳變和絕對(duì)垂直的偏差以及其它一些不確定因素。 對(duì)于寄存器而言，當(dāng)時(shí)鐘工作沿到來(lái)時(shí)它的數(shù)據(jù)端應(yīng)該已經(jīng)穩(wěn)定，這樣才能保證時(shí)鐘工作沿采樣到數(shù)據(jù)的正確性，這段數(shù)據(jù)的預(yù)備時(shí)間我們稱之為建立時(shí)間（ setup time）。數(shù)據(jù)同樣應(yīng)該在時(shí)鐘工作沿過(guò)去后保持一段時(shí)間，這段時(shí)間稱為保持時(shí)間（ hold time）。 全局時(shí)鐘對(duì)于一個(gè)設(shè)計(jì)項(xiàng)目來(lái)說(shuō)，全局時(shí)鐘 (或同步時(shí)鐘 )是最簡(jiǎn)單和最可預(yù)測(cè)的時(shí)鐘。在 PLD/FPGA 設(shè)計(jì)中最好的時(shí)鐘方案是：由專用的 全局時(shí)鐘輸入引腳驅(qū)動(dòng)的單個(gè)主時(shí)鐘去鐘控設(shè)計(jì)項(xiàng)目中的每一個(gè)觸發(fā)器。只要可能就應(yīng)盡量在設(shè)計(jì)項(xiàng)目中采用全局時(shí)鐘。 PLD/FPGA都具有專門(mén)的全局時(shí)鐘引腳，它直接連到器件中的每一個(gè)寄存器。這種全局時(shí)鐘提供器件中最短的時(shí)鐘到輸出的延時(shí)。 門(mén)控時(shí)鐘在許多應(yīng)用中，整個(gè)設(shè)計(jì)項(xiàng)目都采用外部的全局時(shí)鐘是不可能或不實(shí)際的。 PLD具有乘積項(xiàng)邏輯陣列時(shí)鐘（即時(shí)鐘是由邏輯產(chǎn)生的），允許任意函數(shù)單獨(dú)地鐘控各個(gè)觸發(fā)器。然而，當(dāng)你用陣列時(shí)鐘時(shí)，應(yīng)仔細(xì)地分析時(shí)鐘函數(shù)，以避免毛刺。 通常用陣列時(shí)鐘構(gòu)成門(mén)控時(shí)鐘。門(mén)控時(shí)鐘常常同微處理器接口有關(guān)，用 地址線去控制寫(xiě)脈沖。然而，每當(dāng)用組合函數(shù)鐘控觸發(fā)器時(shí)，通常都存在著門(mén)控時(shí)鐘。如果符合下述條件，門(mén)控時(shí)鐘可以象全局時(shí)鐘一樣可靠地工作： 驅(qū)動(dòng)時(shí)鐘的邏輯必須只包含一個(gè)“與”門(mén)或一個(gè)“或”門(mén)。如果采用任何附加邏在某些工作狀態(tài)下，會(huì)出現(xiàn)競(jìng)爭(zhēng)產(chǎn)生的毛刺。 邏輯門(mén)的一個(gè)輸入作為實(shí)際的時(shí)鐘，而該邏輯門(mén)的所有其它輸入必須當(dāng)成地址或控制線，它們遵守相對(duì)于時(shí)鐘的建立和保持時(shí)間的約束。 多級(jí)邏輯時(shí)鐘當(dāng)產(chǎn)生門(mén)控時(shí)鐘的組合邏輯超過(guò)一級(jí) (即超過(guò)單個(gè)的“與”門(mén)或“或”門(mén) )時(shí)，證設(shè)計(jì)項(xiàng)目的可靠性變得很困難。即使樣機(jī)或仿真結(jié)果沒(méi)有顯示出靜態(tài) 險(xiǎn)象，但實(shí)際上仍然可能存在著危險(xiǎn)。通常，我們不應(yīng)該用多級(jí)組合邏輯去鐘控 PLD設(shè)計(jì)中的觸發(fā)器。 行波時(shí)鐘另一種流行的時(shí)鐘電路是采用行波時(shí)鐘，即一個(gè)觸發(fā)器的輸出用作另一個(gè)觸發(fā)器的時(shí)鐘輸入。如果仔細(xì)地設(shè)計(jì)，行波時(shí)鐘可以象全局時(shí)鐘一樣地可靠工作。然而，行波時(shí)鐘使得與電路有關(guān)的定時(shí)計(jì)算變得很復(fù)雜。行波時(shí)鐘在行波鏈上各觸發(fā)器的時(shí)鐘之間產(chǎn)生較大的時(shí)間偏移，并且會(huì)超出最壞情況下的建立時(shí)間、保持時(shí)間和電路中時(shí)鐘到輸出的延時(shí)，使系統(tǒng)的實(shí)際速度下降。 多時(shí)鐘系統(tǒng)許多系統(tǒng)要求在同一個(gè) PLD 內(nèi)采用多時(shí)鐘。最常見(jiàn)的例子是兩個(gè)異步微處理 器器之間的接口，或微處理器和異步通信通道的接口。由于兩個(gè)時(shí)鐘信號(hào)之間要求一定的建立和保持時(shí)間，所以，上述應(yīng)用引進(jìn)了附加的定時(shí)約束條件。它們也會(huì)要求將某些異步信號(hào)同步化。 在許多應(yīng)用中只將異步信號(hào)同步化還是不夠的，當(dāng)系統(tǒng)中有兩個(gè)或兩個(gè)以上非同源時(shí)鐘的時(shí)候，數(shù)據(jù)的建立和保持時(shí)間很難得到保證，我們將面臨復(fù)雜的時(shí)間問(wèn)題。最好的方法是將所有非同源時(shí)鐘同步化。使用 PLD內(nèi)部的鎖項(xiàng)環(huán)（ PLL或 DLL）是一個(gè)效果很好的方法，但不是所有 PLD都帶有 PLL、 DLL，而且?guī)? 有 PLL 功能的芯片大多價(jià)格昂貴，所以除非有特殊要求，一般 場(chǎng)合可以不使用帶 PLL的 PLD。這時(shí)我們需要使用帶使能端的 D觸發(fā)器，并引入一個(gè)高頻時(shí)鐘。