【文章內(nèi)容簡介】 提供下游寄存器傳輸級(RTL)實現(xiàn)的驗證基礎(chǔ)。ESL牽涉到比RTL級別更高層次的電路設(shè)計，其基本的關(guān)注點在于系統(tǒng)架構(gòu)的優(yōu)化、軟硬件劃分、系統(tǒng)架構(gòu)原型建模、以及軟硬件協(xié)同仿真驗證。SystemC是一種很好的軟硬件聯(lián)合設(shè)計語言,它不僅可以幫助設(shè)計人員完成一個復(fù)雜的系統(tǒng)設(shè)計,還可以避免傳統(tǒng)設(shè)計中的各種弊端,并提高設(shè)計效率。關(guān)鍵詞：電子系統(tǒng)級設(shè)計；SOC；SystemC 1 引言目前，高質(zhì)量的電子系統(tǒng)設(shè)計變得越來越復(fù)雜和困難。功能更繁雜的設(shè)計需求，更短的上市時間，不斷增加的成本壓力使這種趨勢看起來還在加速。從應(yīng)用概念到硅片實現(xiàn)的過程已經(jīng)不能僅僅靠工程師聰明的大腦來完成，而更需要依賴于嚴(yán)格完善的設(shè)計方法學(xué)。隨著片上系統(tǒng)（SoC，System on Chip)設(shè)計復(fù)雜度的不斷提高，設(shè)計前期在系統(tǒng)級別進(jìn)行軟硬件劃分對SoC各方面性能的影響日趨增加，迫切需要高效快速性能分析和驗證方法學(xué)。傳統(tǒng)的RTL仿真平臺不能提供較快的仿真速度與較大的仿真規(guī)模，F(xiàn)PGA平臺則不能提供詳細(xì)的性能分析指標(biāo)，而電子系統(tǒng)級設(shè)計（Electronic System Level，ESL）方法，不僅提供高速的仿真驗證手段還提供詳細(xì)的性能分析指標(biāo)，已經(jīng)成為當(dāng)今SoC設(shè)計領(lǐng)域最前沿的設(shè)計方法，它是能夠讓SoC設(shè)計工程師以緊密耦合方式開發(fā)、優(yōu)化和驗證復(fù)雜系統(tǒng)架構(gòu)和嵌入式軟件的一套方法學(xué)。電子系統(tǒng)級設(shè)計（ESL，Electronic System Level）牽涉到比RTL級別更高層次的電路設(shè)計，其基本的關(guān)注點在于系統(tǒng)架構(gòu)的優(yōu)化、軟硬件劃分、系統(tǒng)架構(gòu)原型建模、以及軟硬件協(xié)同仿真驗證。全新的ESL工具為電路系統(tǒng)級建模提供了虛擬原型的基本仿真平臺。電子系統(tǒng)級設(shè)計正在從學(xué)術(shù)研究的課題變成業(yè)界廣為接受的建模手段，它完成從理想應(yīng)用優(yōu)化到目標(biāo)體系結(jié)構(gòu)建立。而后依據(jù)預(yù)期產(chǎn)量規(guī)模的不同，用SoC 芯片或可編程平臺實現(xiàn)。目前的設(shè)計方法不能充分利用設(shè)計能力來快速構(gòu)建滿足市場需求的SoC。而只有快速適應(yīng)消費電子市場的變化，商業(yè)系統(tǒng)設(shè)計公司才能在競爭中勝出。這使SoC設(shè)計方法的研究具有重要的現(xiàn)實意義。目前在技術(shù)上，SoC設(shè)計面臨的主要挑戰(zhàn)是在系統(tǒng)建模和硬件設(shè)計之間的不連續(xù)性。通常系統(tǒng)是使用C語言或其他系統(tǒng)描述語言定義的。而系統(tǒng)的集成電路實現(xiàn)卻使用硬件描述語言，因此導(dǎo)致轉(zhuǎn)換和重寫系統(tǒng)的負(fù)擔(dān)。這樣的流程使得設(shè)計過程中容易出錯而且耗時。驗證流程中需要仿真大規(guī)模系統(tǒng)，仿真速度難以需滿足設(shè)計需求。HDL模型仿真效率低，需要提高抽象層次。SoC系統(tǒng)中的組件具有多樣性異質(zhì)性，包括各個專業(yè)的設(shè)計，模擬和數(shù)字設(shè)計等等，需要提供異質(zhì)的仿真環(huán)境以及對系統(tǒng)級設(shè)計空間的探索復(fù)雜性的管理。千萬門級的規(guī)模使得設(shè)計本身的管理成為問題深亞微米集成電路中，沿線延遲的增加使時序收斂問題顯得更加突出，需要消除前端邏輯設(shè)計和后端物理設(shè)計的反復(fù)返工問題傳統(tǒng)的設(shè)計重用方法需要適應(yīng)規(guī)模的增長。系統(tǒng)設(shè)計需要具有競爭力，從基于芯片的設(shè)計方法，過渡到基于IP核的設(shè)計也是必然趨勢。雖然可以使用標(biāo)準(zhǔn)接口，但是更理想的辦法是分離出通訊部分，使用接口綜合技術(shù)。因此需要設(shè)計工具重點面向模塊間的通訊和互連，門級和寄存器傳輸級(RTL)仿真速度太慢，不適合系統(tǒng)設(shè)計。需要提高設(shè)計的抽象層次。SoC設(shè)計的趨勢是向高層抽象移動，更強(qiáng)調(diào)芯片級的規(guī)劃和驗證。強(qiáng)調(diào)早期芯片級規(guī)劃，以及軟硬件系統(tǒng)驗證。軟硬件協(xié)同設(shè)計方法是SoC設(shè)計方法學(xué)研究的重要領(lǐng)域。主要目的是開發(fā)適應(yīng)設(shè)計需求的設(shè)計方法和相應(yīng)的電子設(shè)計自動化軟件。在設(shè)計中通常一種技術(shù)是不能滿足設(shè)計要求的，因此要結(jié)合研發(fā)成本和開發(fā)周期等等因素，綜合考慮各種技術(shù)。ESL設(shè)計指系統(tǒng)級的設(shè)計方法，從算法建模演變而來。ESL設(shè)計已經(jīng)演變?yōu)榍度胧较到y(tǒng)軟硬件設(shè)計、驗證、調(diào)試的一種補(bǔ)充方法學(xué)。在ESL設(shè)計中能夠?qū)崿F(xiàn)軟硬件的交互和較高層次上的設(shè)計抽象。ESL設(shè)計能夠讓SoC設(shè)計工程師以緊密耦合方式開發(fā)、優(yōu)化和驗證復(fù)雜系統(tǒng)架構(gòu)和嵌入式軟件，并能夠為下游的寄存器傳輸級(RTL)實現(xiàn)提供驗證基礎(chǔ)。ESL設(shè)計以抽象方式來描述系統(tǒng)單芯片（SoC）設(shè)計。在ESL設(shè)計中，系統(tǒng)的描述和仿真的速度快，讓設(shè)計工程師有充裕的時間分析設(shè)計內(nèi)容。并且能提供足夠精度的虛擬原型，以配合軟件的設(shè)計。ESL設(shè)計不僅能應(yīng)用在設(shè)計初期與系統(tǒng)架構(gòu)規(guī)劃階段，亦能支持整個硬件與軟件互動設(shè)計的流程。ESL設(shè)計技術(shù)與IP模塊能將流程融入現(xiàn)有的硬件與軟件設(shè)計與工具流程，在SoC開發(fā)流程中扮演協(xié)調(diào)統(tǒng)合的角色。它們讓工程師能開發(fā)含有數(shù)百萬邏輯門與數(shù)十萬行程序代碼的設(shè)計，并提供一套理想平臺，用來進(jìn)行驗證，滿足客戶持續(xù)成長的需求。ESL設(shè)計之所以會受歡迎，主要源于以下五方面功能：功能正確和時鐘精確型的執(zhí)行環(huán)境使提前開發(fā)軟件成為可能，縮短了軟硬件集成的時間。系統(tǒng)設(shè)計更早地和驗證流程相結(jié)合，能確定工程開發(fā)產(chǎn)品的正確性。在抽象層設(shè)置的約束和參數(shù)可以被傳遞到各種用于設(shè)計實現(xiàn)的工具中。（1）更早地進(jìn)行軟件開發(fā)有了虛擬的原型平臺意味著可以更早地開始軟件開發(fā)。對于目前基于SystemC語言的ESL設(shè)計方法學(xué)來說，ESL設(shè)計工程師可用SystemC生成一個用來仿真SoC行為的事務(wù)級模型。由于事務(wù)級模型的開發(fā)速度比RTL模型要快得多。在RTL實現(xiàn)以前，完成TLM建模后的系統(tǒng)就可以開始軟件的開發(fā)。這樣軟件的開發(fā)可以和RTL實現(xiàn)同時展開，而不是傳統(tǒng)上的在RTL實現(xiàn)完成以后才開始軟件的開發(fā)。雖然部分和硬件實現(xiàn)細(xì)節(jié)有關(guān)的軟件要在RTL完成以后才能開始，但還是可以節(jié)省大量的開發(fā)時間。（2）更高層次上的硬件設(shè)計為了適應(yīng)不斷變化的市場要求，需要不斷推出新產(chǎn)品或經(jīng)過改進(jìn)的產(chǎn)品。在SoC設(shè)計中可以通過改進(jìn)一些模塊的性能、增加功能模塊或存儲器、甚至在體系結(jié)構(gòu)上做出重大的調(diào)整。因此設(shè)計工程師必須擁有可實現(xiàn)的快速硬件設(shè)計方法。為了實現(xiàn)快速的硬件設(shè)計，在ESL設(shè)計須建立在較高層次上的抽象如事務(wù)級建模（TLM）。事務(wù)級模型應(yīng)用于函數(shù)調(diào)用和數(shù)據(jù)包傳輸層。傳輸級模型可以分為事件觸發(fā)型和時鐘精確型，這些模型能夠提供比RTL級模型快好幾個數(shù)量級的仿真速度。ESL工具的挑戰(zhàn)就是既要保持足夠精度的時序信息來幫助設(shè)計決策，又要提供足夠的仿真速度以滿足大型的系統(tǒng)軟件（如OS啟動）在可接受的時間內(nèi)的完整運(yùn)行。只要掌握了這種平衡，就可以在高級設(shè)計中驗證時序和設(shè)置約束條件，再將這些優(yōu)化的設(shè)計分割、分配到各個不同的軟、硬件設(shè)計工作組去加以實現(xiàn)。RTL仿真通常只能提供10MIPS到數(shù)百MIPS左右的性能；然而，時鐘精確型的ESL仿真卻能達(dá)到100KMIPS到1MMIPS的仿真速度。（3）設(shè)計的可配置性和自動生成