【文章內(nèi)容簡(jiǎn)介】 ，每一行由一個(gè)單獨(dú)的位來控制，高電平有效。例如 “0000”表示第 0 列， “0000000000000001”表示第一行的點(diǎn)亮。由于列是由一個(gè)向量決定，而每一時(shí)刻的值只能有一個(gè)固定的值，因而只能使某一列的若干個(gè)點(diǎn)亮，因此就決定了只能用逐列掃描的方法。例如要使第一列的 2,4,6,8，行亮，則列為 “0001”、行為 “0000000010101010”就可以實(shí)現(xiàn)了。 方案二： VHDL 程序設(shè)計(jì)的是硬件，他和編程語(yǔ)言的最大區(qū)別是它可以 “并發(fā)執(zhí)行 ”。本設(shè)計(jì)可以將 LED 顯示屏要的顯示內(nèi)容抽象成一個(gè)二維數(shù)組（數(shù)組中的 ?1?對(duì)映點(diǎn)陣顯示屏上面的亮點(diǎn)），用 VHDL 語(yǔ)言設(shè)計(jì)一個(gè)進(jìn)程將這個(gè)數(shù)組動(dòng)態(tài)顯示在 LED 顯示屏上，再利用另一個(gè)進(jìn)程對(duì)這個(gè)數(shù)組按一定頻率進(jìn)行數(shù)據(jù)更新，更新的方式可以有多種。因?yàn)閮蓚€(gè)進(jìn)程是同時(shí)進(jìn)行的（并發(fā)執(zhí)行），如果對(duì)數(shù)組中的漢字?jǐn)?shù)據(jù)按滾動(dòng)的方式更新，則可實(shí)現(xiàn)漢字的滾動(dòng)顯示。如圖 21 為該方案原理圖。 更 更 更 更 更 更 更 更 更 更 更 更 更 更 圖 21 方案原理圖 方案比較 方案一很容易實(shí)現(xiàn)，而且占用 FPGA 的資源較少。但是由于其實(shí)現(xiàn)方式的局限性，該方案只能實(shí)現(xiàn)漢字的滾動(dòng)顯示。方案二中將 LED 點(diǎn)陣抽象成了一淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計(jì)論文 6 個(gè)二維數(shù)組。可以設(shè)計(jì)一些比較復(fù)雜的算法來控制這個(gè)數(shù)組，使設(shè)計(jì)的系統(tǒng)不但可以滾動(dòng)顯示漢字，還可以擴(kuò)展一些其它的顯示效果。但是方案二中對(duì)數(shù)組的處理部分對(duì) FPGA 芯片的資源消耗太大學(xué)校實(shí)驗(yàn)室里的 EPF10K10LC844 芯片只有 576 個(gè)邏輯單元遠(yuǎn) 遠(yuǎn)不夠設(shè)計(jì)要求。所以最終選擇方案一。 掃描控制模塊 LED 的顯示原理 16 16 掃描 LED 點(diǎn)陣的工作原理同 8 位掃描數(shù)碼管類似。它有 16 個(gè)共陰極輸出端口 ,每個(gè)共陰極對(duì)應(yīng)有 16 個(gè) LED 顯示燈，所以其掃描譯碼地址需 4 位信號(hào)線（ SEL0SEL3），其漢字掃描碼由 16 位段地址（ 015）輸入。 通過時(shí)鐘的每列掃描顯示完整漢字。 圖 22 LED 燈信號(hào) 第二章 系統(tǒng)方案設(shè)計(jì) 7 圖 23LED 等效電路 LED 點(diǎn)陣的顯示方式 點(diǎn)陣 LED 一般采用掃描式顯示，實(shí)際運(yùn)用分為三種方式： （ 1）點(diǎn)掃描 （ 2）行掃 描 （ 3）列掃描 若使用第一種方式，其掃描頻率必須大于 16 64=1024Hz，周期小于 1ms 即可。若使用第二和第三種方式，則頻率必須大于 16 8=128Hz，周期小于 即可符合視覺暫留要求。此外一次驅(qū)動(dòng)一列或一行（ 8 顆 LED）時(shí)需外加驅(qū)動(dòng)電路提高電流，否則 LED 亮度會(huì)不足。 LED 點(diǎn)陣漢字的存儲(chǔ) 用動(dòng)態(tài)分時(shí)掃描技術(shù)使 LED 點(diǎn)陣模塊顯示圖像 ， 需要進(jìn)行兩步工作。第一步是獲得數(shù)據(jù)并保存 ， 即在存貯器中建立漢字?jǐn)?shù)據(jù)庫(kù)。第二步是在掃描模塊的控制下 ， 配合行掃描的次序正確地輸出這些數(shù)據(jù)。獲得圖像數(shù)據(jù)的步驟 是 ， 先將要顯示的每一幅圖像畫在一個(gè)如圖 24 所示的被分成 16 16 共 256 個(gè)小方格的矩形框中 ， 再在有筆劃下落處的小方格里填上 “ 1” ， 無筆劃處填上 “ 0” ， 這樣就形成了與這個(gè)漢字所對(duì)應(yīng)的二進(jìn)制數(shù)據(jù)在該矩形框上的分布 ， 再將此分布關(guān)系以 32 16 的數(shù)據(jù)結(jié)構(gòu)組成 64 個(gè)字節(jié)的數(shù)據(jù) ， 并保存在只讀存貯器 ROM 中。以這種方式將若干個(gè)漢字的數(shù)據(jù)貯存在存貯器內(nèi) ， 就完成了圖像數(shù)據(jù)庫(kù)的建立工作。 淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計(jì)論文 8 圖 24 16 16 LED 點(diǎn)陣模塊 本章小結(jié) 本章主要講述設(shè)計(jì)任務(wù)與要求，方案的設(shè)計(jì)與比較。并對(duì) 掃描控制模塊 和 LED點(diǎn)陣 漢字的存儲(chǔ)做了進(jìn)一步介紹，分析了 LED 點(diǎn)陣的工作原理。 第三章 硬件設(shè)計(jì) 9 第三章 硬件設(shè)計(jì) 功能要求 設(shè)計(jì)一個(gè)室內(nèi)用 16 16 點(diǎn)陣 LED 圖文顯示屏，要求在目測(cè)條件下 LED 顯示屏各點(diǎn)亮度均勻、充足，可顯示圖形和文字，顯示圖形或文字應(yīng)穩(wěn)定、清晰無串?dāng)_。圖形或文字顯示有靜止、移入移出等顯示方式。 硬件說明 FPGA 芯片采用 ALTERA 公司的 CYCLONE 系列 EPlC3T144C8。 EPlC3T144C8 內(nèi)部包含 2910 個(gè)邏輯單元， 104 個(gè) I／ O 引腳， 13 塊 128*36bit的 RAM 共 52K，適合設(shè)計(jì) 雙 DRAM、 ROM 和 FIFO 等器件，還有一個(gè)可編程觸發(fā)器和一個(gè)給進(jìn)位和層疊功能專用的信號(hào)通道。為了提高 FPGA 的工作速度，ALTERA 的 FPGA 芯片普遍采用了鎖相環(huán)技術(shù)。時(shí)鐘可以通過 FPGA 內(nèi)建的鎖相環(huán)進(jìn)行倍頻，使得較慢的外部時(shí)鐘在 FPGAI 為部驅(qū)動(dòng)高速電路工作。 單片機(jī)采用深圳宏晶科技的 STC89C52RC。 STC89LE52RC 是一款低功耗、高速且抗干擾能力強(qiáng)的單片機(jī)。指令代碼完全兼容傳統(tǒng)的 8051 單片機(jī)，它不但具有普通 51 核單片機(jī)的特點(diǎn)，而且增加了新的功能。在 5V 電壓工作下，提供最高 80MHz 的時(shí)鐘頻 率。內(nèi)部 RAM 加大到了 512 字節(jié)， FLASH 存儲(chǔ)器為 8K，EEPROM 為 2K，增加了 P4 口，可進(jìn)行雙倍速設(shè)定，增加了看門狗，防止死機(jī)功能?？垢蓴_與防解密方面都比普通的 51 單片機(jī)強(qiáng)。在程序下載方面，無需使用專門的編程器和下載線，只要一根 9 針的串口線就可以實(shí)現(xiàn)程序的在線燒寫。 數(shù)模轉(zhuǎn)換器采用轉(zhuǎn)換速率為 10M 的雙通道并行電流輸出型 DA 轉(zhuǎn)換器TLC7528。雙路的 DA 輸出都已經(jīng)用運(yùn)放 TL082 進(jìn)行電流到電壓的轉(zhuǎn)換，并且雙路輸出都可以用跳線帽設(shè)置成單極性輸出，雙極性輸出。也可以將兩個(gè)通道結(jié)合起來，實(shí)現(xiàn)幅度程控輸出。數(shù) 據(jù)采集同樣使用德州儀器的 TLC5510，最高采樣率為 20M。用于數(shù)據(jù)采集，任意信號(hào)的輸入。 存儲(chǔ)器使用 64K 的， 2C 總線控制的 FLASH 存儲(chǔ)器，和 512K39。8 的高速IS61LV5128 的靜態(tài)存儲(chǔ)器，它擁有 64MB 的存儲(chǔ)空間，滿足數(shù)據(jù)的存儲(chǔ)要求。 另外設(shè)計(jì)有豐富的人機(jī)界面。 4*4 的行列式鍵盤輸入，有 AS 配置模式和 JTAG配置模式的接口，另有液晶顯示器的接口，便于數(shù)據(jù)的獲取。 硬件設(shè)計(jì) 串行通信模塊 輸入接口模塊提供 PC 上位機(jī)到 FPGA 核心板傳輸數(shù)據(jù)的接口。輸入接口是通過串口即 RS232 以及 JTAG 下載線來實(shí)現(xiàn)從 PC 上位機(jī)傳輸數(shù)據(jù)至下位機(jī)。上位機(jī)使用字模提取工具將待顯示的數(shù)據(jù)發(fā)送至下位機(jī) , JTAG 下載線實(shí)現(xiàn) PCNiosⅡ系統(tǒng)間的通信。 FPGA 核心板與 LED 顯示模塊之間的通信也是通過 RS232 淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計(jì)論文 10 串口實(shí)現(xiàn)的。 LED 點(diǎn)陣屏及驅(qū)動(dòng)電路 本設(shè)計(jì)采用 16 16LED 點(diǎn)陣屏由 4 塊 8 8LED 點(diǎn)陣拼接而成，每一塊點(diǎn)陣都有 8 行 8 列，因此總共有 16 根行控制線和 16 根列控制線。 LED 時(shí)鐘芯片 DS1302 是 DALLAS 公司推出的涓流充電時(shí)鐘芯片，內(nèi)含有一個(gè)實(shí)時(shí)時(shí)鐘 /日歷和 31 字節(jié)靜態(tài) RAM。 同時(shí)，可以提供秒分時(shí)、日期、年月信息，每月的天數(shù)和閏年的天數(shù)可自動(dòng)調(diào)整。時(shí)鐘操作可通過 AM/PM 指示決定采用 24 或 12 小時(shí)格式。 FPGA 控制模塊 該部分電路是系統(tǒng)控制和數(shù)據(jù)處理的核心，主要由電源接口及開關(guān)及相應(yīng)的時(shí)鐘振蕩電路和復(fù)位電路組成。 如圖 31 所示，其中 F1 為限流 的 F110 保險(xiǎn)管 ,在電源的保護(hù)上起到了很大的作用。 231U19BWF1123J1104C48106C9DGNDDGND DGNDDGNDVCC 圖 31 電源接口及開關(guān)電路 如圖 所示，該復(fù)位電路可以實(shí)現(xiàn)對(duì)系統(tǒng)的初始化作用。當(dāng)沒有按下時(shí)，KEY 讀取到高電平。按 下鍵時(shí)， KEY 拉低。一次復(fù)位后產(chǎn)生一脈沖信號(hào)，下降沿時(shí)觸發(fā)芯片復(fù)位。 如圖 33 所示， X1 為 20MHz 的有源晶振。 圖 32 復(fù)位電路 如圖 33 所示，時(shí)鐘振蕩電路。 第三章 硬件設(shè)計(jì) 11 VCC1NC2GND3OUT4U120MHZ1 2FB1104R6DGNDGDND 圖 33 時(shí)鐘振蕩電路 串行通信電路 串行通信電路由 RS232 串口電路和 JTAG 接口電路組成。 RS232 串口用于上位機(jī)與下位機(jī)的數(shù)據(jù)傳輸， JTAG 接口用于程序下載與調(diào)試 串口電路 FPGA 的電平為 TTL 電平 (即：高電平 — +,低電平 — 0V)，而計(jì)算機(jī)串口電平為 RS232 電平 (即：高 電平 — 12V,低電平 — +12V),所以，計(jì)算機(jī)與單片機(jī)之間進(jìn)行通訊時(shí)需要加電平轉(zhuǎn)換芯片。 RS232 串口電路如圖 34 所示： 圖 34 RS232 串口電路 圖 34 中， RS232 串口電路使用 MAX232CPE 作為電平轉(zhuǎn)換芯片，通過串口線連接到計(jì)算機(jī)的 COM 口 (9 針 D 形口 )，用于 FPGA 與上位機(jī)通信以及和其他串口設(shè)備的數(shù)據(jù)交互。 淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計(jì)論文 12 下載接口 JTAG 下載接口電路如圖 35 所示，用于調(diào)試 FPGA。 JTAG 下載不僅下載速度快，而且支持 SignalTAP，但是，不能編程 EPCS 芯片，掉電后 數(shù)據(jù)丟失。使用 JTAG 時(shí)需要配合 USB Blaster 進(jìn)行下載調(diào)試。 圖 35 JTAG 下載接口電路 本章小結(jié) 本章主要講述硬件電路的功能要求，對(duì)硬件結(jié)構(gòu)做了詳細(xì)的說明。并逐一介紹了串行通信模塊、 LED 時(shí)鐘芯片、 FPGA 控制模塊、串行通信電路的設(shè)計(jì)及使用等，分析了主要器件的作用，介紹了各部件在電路中的連接情況。 第四章 軟件設(shè)計(jì) 13 第四章 軟件設(shè)計(jì) 十六進(jìn)制計(jì)數(shù)器設(shè)計(jì) 是十六進(jìn)制的計(jì)數(shù)器，其輸出端控制行和列驅(qū)動(dòng)控制器的輸出數(shù)據(jù)；其描述如下： LIBRARY ieee。 USE 。 LIBRARY lpm。 USE 。 ENTITY t16 IS PORT (clock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 END t16。 ARCHITECTURE SYN OF t16 IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0)。 COMPONENT lpm_counter GENERIC ( lpm_direction : STRING。 lpm_port_updown : STRING。 lpm_type : STRING。 lpm_width : NATURAL)。 PORT (clock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 END COMPONENT。 BEGIN q = sub_wire0(7 DOWNTO 0)。 lpm_counter_ponent : lpm_counter GENERIC MAP ( lpm_direction = UP, lpm_port_updown = PORT_UNUSED, lpm_type = LPM_COUNTER, lpm_width = 8 ) PORT MAP ( clock = clock, q = sub_wire0 )。 END SYN。 淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計(jì)論文 14 如圖 32 所示： 圖 32 仿真波形圖 從上圖可以看出，該模塊為十六進(jìn)制的 計(jì)數(shù)器，當(dāng) CLK 給予脈沖時(shí)輸出為前一個(gè)數(shù)值加 1，例如：在 前輸出為 0