【文章內容簡介】 SPI。如果接到復位命令（ CMD0）時， CS 信號有效（低電平）， SPI 模式啟用。 接口 :該 SD 卡的接口可以支持兩種操作模式： ⑴ SD 卡模式 ⑵ SPI 模式 主機系統(tǒng)可以選擇以上其中任意一種模式， SD 卡模式允許 4 線的高速數(shù)據(jù)傳輸。 SPI 模式允許簡單通用的 SPI 通道接口，這種模式相對于 SD 模式的不足之處是喪失了速度。 表 21 SD 卡針腳定義 針腳 名稱 類型 描述 1 CD DAT3 I/O/PP 卡監(jiān)測數(shù)據(jù)位 3 2 CDM PP 命令 /回復 3 Vss S 地 4 Vcc S 供電電壓 5 CLK I 時鐘 6 Css2 S 地 7 DAT0 I/O/PP 數(shù)據(jù)位 0 8 DAT1 I/O/PP 數(shù)據(jù)位 1 9 DAT2 I/O/PP 數(shù)據(jù)位 2 1： S：電源供電， I：輸入 0：輸出 I/O:雙向 PP:I/O使用推挽驅動 SD卡的總線概念 SD 總線允許強大的 1 線到 4 線數(shù)據(jù)信號設置。當默認的上電后， SD 將 使用DAT0 初始化之后，主機可以改變線寬（即改為 2 根線，三根線。）、混合的 SD卡連接方式也適合于主機 。在混合連接中 Vcc， Vss 和 CLK 的信號連接可以通用。但是，命令，回復，和數(shù)據(jù)（ DAT3）這幾根線，各個 SD 卡必須從主機分開。 這個特性使得硬件和系統(tǒng)上交替使用。 SD 總線上通信的命令和數(shù)據(jù)比特流從一個起始位開始，以停止位終止。 CLK：每個時鐘周期傳輸一個命令或數(shù)據(jù)位。頻率可在 025MHz 之間變化。SD 卡的總線管理器可以不受任何限制的自由產(chǎn)生 025MHz 的頻率。 CMD:命令從該 CMD 線上串行傳輸，一個命令式一次主機到從卡操作的開長春理工大學本科畢業(yè)設計 9 始。命令可以以單機尋址（尋址命令）或呼叫所有卡（廣播命令）方式發(fā)送?；貜蛷脑?CMD 線上串行傳輸。一個命令 是 對之前命令的回答?；貜涂梢詠碜詥螜C或所有卡。 DAT03：數(shù)據(jù)可以從卡傳向主機或副 versa。數(shù)據(jù)通過數(shù)據(jù)線傳輸 [6]。 表 22 SPI 模式針腳定義 針腳 名稱 類型 描述 1 CS I 片選（負有效） 2 DI I 數(shù)據(jù)輸入 3 Vss S 地 4 Vcc S 供電電壓 5 CLK I 時鐘 6 Vss2 S 地 7 DO O 數(shù)據(jù)輸出 8 RSV 9 RSV 1： S:電源供電， I:輸入 O：輸出 I/O：雙向 PP:I/O 使用推挽驅動 注意： SPI 模式時，這些信號需要在主機端用 10100K 歐的電阻上拉。 SPI總線允許通過 2 通道（數(shù)據(jù)入和出）傳輸比特數(shù)據(jù)。 SPI 兼容模式使得 MMC 主機系統(tǒng)通過很小的改動就可以使用 SD 卡。 SPI 模式使用字節(jié)傳輸。所有的數(shù)據(jù)融合到一些字節(jié)中并 aligned to the CS signal（可能是：通過 CS 信號來矯正）、 SPI模式的優(yōu)點就是簡化主機的設計。特別的， MMC 主機需要小的改動 SPI 模式相對于 SD 模式的不足之處是喪失了速度性能。 圖 25 SD 卡 的 連接電路圖 長春理工大學本科畢業(yè)設計 10 圖 26 SD 卡時序圖 TFT 真彩屏顯示器 在嵌入式設計中常常會使用 LCD 屏，現(xiàn)在常用的屏大部分都是高性能的。因為 LCD 屏的生產(chǎn)廠商很多，標準不統(tǒng)一， LCD 屏 幕 往往不能與 LCD 控制器無粘合連接，所以在使用 LCD 屏時，廠家還會推薦使用其專為 LCD 屏是設計的時序芯片，例如， Sharp 的 LCD LQ035Q7DB02 配套的控制器為 LZ9FC22；日本的 LCD 屏是 16 位色的，本身價格很高，控制器成本也非常高，性能卻不見得好，采用高性能的 24 位真彩色屏是比較理想的，但接口邏輯需要重新設計。 RGB565RGB888 的轉換 以友達光電 AUO 生產(chǎn)的 A06QU01 為例，這是一種 24 位的 TFT 真彩屏，分辨率為 320x240，每個像素由 RGB888 表示，其控制時序圖 27 所示， LCD 要求的時序由幀同步（ VSYNC）、行同步（ HSYSNC）、比特時鐘（ DCLK）及數(shù)據(jù)（ Data【 0:7】）構成，幀同步和行同步只是每一幀和每一行的開始。 A06QU01 每幀 240行，每行 320 個像素，每個像素由一次產(chǎn)生的 8b 紅、 8b 綠、 8b 藍（ R1， G2，B3， R4， G5,B6… ）構成，所以稱為 RGB888. 圖 27 RGB565RGB888 轉換器仿真結果 長春理工大學本科畢業(yè)設計 11 以 PXA25x 為代表的嵌入式處理器擁有一個 LCD 控制器，可以將這個控制器配置為最高 16 位的 TFT LCD 平控制器，其控制時序如圖 1 所示， LCD 要求的時序由幀同步（ CSYNC）、行同步（ HSYSNC）、點時鐘（ PCLK）及數(shù)據(jù)（ Data【 0:15】）構成，幀同步和行同步只是每一幀和每一行的開始。對于 A06QU01，每幀將有 240 行，每行有 320 個像素，每個像素由 5b 紅、 6b 綠、 5b 藍構成 16位數(shù)據(jù) [7]，稱為 RGB565。 將 RGB565 轉換為 RGB888 要解決 2 個問題 ： 1）比特時鐘 3 倍頻。 LCD 控制器每個像素用一個時鐘 1 次送出 16b 數(shù)據(jù)，而 LCD 屏每個像素需要 3 個鐘頭，每次獲得 8b。這樣就需要產(chǎn)生 1 個 3 北域點時鐘 PCLK 的時鐘。 2） 16b 到 24b 數(shù)據(jù)分解。在 LCD 控制器送出 16b 數(shù)據(jù)時，需要緩存，并分解出 RGB 信號分別送出， 5b 紅、 6b 綠、 5b 藍構成 16 位數(shù)據(jù)可以采用補 0 的方法，構成 8b 紅、 8b 綠、 8b 藍。數(shù)據(jù)高位補 0 時色彩較柔和，地位補 0 時彩色較艷麗。 通常情況下，使用模擬鎖相環(huán)技術可以實現(xiàn)均勻倍頻，在這個設計中， 3 倍頻時鐘與 RGB 數(shù)據(jù)必須同步，否則會出現(xiàn)顏色錯位 ；同時鎖相環(huán)還需要書序分解電路配合使用，這樣一個數(shù)字和模擬混合的電路會增加成本，因而特別設計使用了數(shù)字電路實現(xiàn)非均勻 3 倍頻。具體方案是：使用一個大于 6 小于 7 倍的 LCD屏比特時鐘作為 CPLD 的主控制時鐘， LCD 屏的時鐘頻率約為 7M 盒子，所以選擇 CPLD 的主控制時鐘頻率為 48M 盒子。 pclk 微控制器輸出的點時鐘， pdata為 RBG565 數(shù)據(jù) ， pclkout 和 pdataout 是送往 LCD 的信號， x7pclk 為 CPLD 的定時時鐘，在 pclk 上升沿將 pdata 存入緩沖器 pdatabuf 并將內部狀態(tài)位 datavalid置為，在 x7pclk 的上升沿，如果檢測到 datavalid 為高，則使 pclkout 為低，將緩沖器中的數(shù)據(jù)取出高 5 位紅色信號，補零后送到 pdataout，并將 datavalid 置為低 ，在下一個 x7 破產(chǎn)遼闊的上升沿將 pclkout 置高， 8b 數(shù)據(jù)送出到 LCD 屏。使用這種方法一次將綠色及藍色信號送出，在藍色信號送出后，保持 pclkout 為高，知道下一個 datavalid 為高，進入下一次轉換，從圖中可以看出，數(shù)字 3 倍頻信號pcklout 不是均勻的，；暗色數(shù)據(jù)時鐘的占空比不是 50%【 8】 。 根據(jù) LCD屏數(shù)據(jù)手冊的要求 ， pclkout 的占空比變換容許的范圍是 40%60%，因而只要調整好 x7pclk的時鐘頻率，還是比較容易產(chǎn)生符合占空比要求的 pclkout時鐘的， LCD 屏正常工作還需要幀同步（ CSYNC）和行同步（ HSYSNC）信號，這信號可以由軟件驅動程序編程產(chǎn)生。 長春理工大學本科畢業(yè)設計 12 第 3 章 基于 SD 卡的鼾聲測錄儀的電路接口設計 將開始說明本設計的各組元器件之間電路接口連接設計，（由于電路圖模版有限，將本應相連接的引腳標注在兩個元器件的引腳上）如下圖 31 所示， PB01PB1(T1)2PB2(AIN0/INT2)3PB3(AIN1/OC0)4PB4(SS)5PB5(MOSI)6PB6(MISO)7PB7(SCK)8PD0(RXD)14PD1(TXD)15PD2(INT0)16PD3(INT1)17PD4(CO1B)18PD5(OC1A)19PD6(ICP)20RESET9XTAL212XTAL113PA0(ADC0)40PA1(ADC1)39PA2(ADC2)38PA3(ADC3)37PA4(ADC4)36PA5(ADC5)35PA6(ADC6)34PA7(ADC7)33VCC10PC0(SCL)22PC1(SDA)23PC2(TCK)24PC3(TMS)25PC4(TD0)26PC5(TD1)27PC6(TOSC1)28PC7(TOSC2)29AVCC30AREF32GND31GND11PD7(OC2)21U7ATmega16L8PIAGNDGND GNDAVCC VCCC18C17C16R 360R8811772266335544U1TDA2882PB0PB1PB2PB3SS PB4MOSI PB5MISO PB6SCK PB7PD0PD1PD2PD3PD4PD5PD6PD7RSTXTL2XTL1PA0PA1PA2PA3PA4PA5PA6PA7PC0PC1PC2PC3PC4PC5PC6PC7AREFAGNDGND10uHL1GNDGNDC247KR1R2+3~6VKMIC220uFC1220uFC41uFC3GNDGNDGNDDIR1A02A13A24A35A46A57A68A79GND10VCC20QE19B018B117B216B315B414B513B612B711U3245DIR1A02A13A24A35A46A57A68A79GND10VCC20QE19B018B117B216B315B414B513B612B711U42451234 56 78910111213141516NC1718NCJ3R13V3GNDGNDGND39DB038DB937NC/LED36LEDA35LED134LED233LED332X+31Y+30X29Y28IM327IM026RST25DB1724DB1623DB1522DB1421DB1320DB1219DB1118DB1017DB816DB715DB614DB513DB412DB311DB210DB19RD8WR7RS6CS5IOVCC4VDD3GND2GND1*3V3GNDGND3V33V3PSBRSRWRDDB0DB1DB2DB3DB4DB5DB6DB7DB10DB11DB12DB13DB14DB15DB16DB17RESETIM0GNDYXY+X+GNDGNDGND3V3GNDGNDDB10DB11DB12DB13DB14DB15DB16DB17GNDRSRWRDPSBRESET3V3GNDRSRWRDRESETGND5VNCRSRWRDPSBGNDDB10DB11DB12DB13DB14DB15DB16DB17GNDPSBDAT29DAT31CMD2VSS3VCC4CLK5VSS26DAT107DAT18K110K211GND0SDGNDDAT2CSIMOSIGND