【文章內容簡介】 件清零。 13 當串行口發(fā)送完一幀數(shù)據(jù)后請求中斷時，由硬件置位 (TI＝ 1)。 （ 2） 終端的控制 中斷的控制主要實現(xiàn)中斷的開關管理和中斷優(yōu)先級的管理，這個管理主要通過對特殊功能寄存器 IE 和 IP 的編程實現(xiàn)。 1） 中斷允許寄存器 IE 如表 . 表 IE 寄存器 D7 D6 D5 D4 D3 D2 D1 D0 EA ET2 ES ET1 EX1 ET0 EX0 EX0、 EX1：外部中斷 0、 1 的中斷允許位。 1 一外部中斷 0、 l 開中斷。 0 一外部中斷 0， 1 關中斷。 ET0、 ET1：定時器 /計數(shù)器 0、 1(T/C0、 T/C1)溢出中斷允許位。 1T/C、 T/C1 開中斷。 0T/C0、 T/C1 關中斷。． ES：串行口中斷允許位。 1串行口開中斷， 0 一串行口關中斷。 ET2：定時器 /計數(shù)器 2(T/C2)溢出中斷允許位。 1 一 T/C2 開中斷， 0 一 T/C2 關中斷。 EA： CPU 開 /關中斷控制位。 1 一 CPU 開中斷， 0 一 CPU 關中斷。 AT89C51 復位時， IE 被清 “ 0” ，此時 CPU 關中斷，各中斷源的中斷也都屏蔽。若系統(tǒng)需用中斷方式進行事件處理，則系統(tǒng)初始化程序中需編程 IE 寄存器。若僅一個定時器用來提供中斷，其它定時器中斷可被屏蔽。若程序中所有中斷都不使用時，使用 EA 禁止。 2） 中斷優(yōu)先級寄存器 IP（如表 ） 當系統(tǒng)中多個中斷源同時請求中斷， CPU 按中斷源的優(yōu)先級別，由高至低分別響應。 AT89C51 單片機有兩個中斷優(yōu)先級 ，高優(yōu)先級和低優(yōu)先級，每個中斷源都可以編程為高優(yōu)先級或低優(yōu)先級。 這可以實現(xiàn)兩級中斷嵌套，嵌套的原則是：一個正在執(zhí)行的中斷服務程序可以被較高級的中斷請求中斷，而不能被同級或較低級的中斷請求所中斷。兩級中斷通過使用 IP 寄存器設置。 表 IP 寄存器 D7 D6 D5 D4 D3 D2 D1 D0 PS PT1 PX1 PT0 PX0 PX0、 PX1：外部中斷 0、 1 中斷優(yōu)先級控制位。 PS：串行口中斷優(yōu)先級控制位。 14 PT0、 PT1：定時器 /計數(shù)器 0、 1 中斷優(yōu)先級控制位。 其中上面所有都是： 1 一高優(yōu)先級， 0 一低優(yōu)先級。 AT89C51 復位時， IP 被清 “ 0” ， 5 個中斷源都在同一優(yōu)先級，這時若其中幾個中斷源同時產生中斷請求，則 CPU 按照片內硬件優(yōu)先級鏈路的順序響應中斷。硬件優(yōu)先級由高到低的順序如下： 外部中斷 0(IE0) 定時器 /計數(shù)器 0(TF0) 外部中斷 1(IE1) 定時器 /計數(shù)器 1(TF1) 串行口中斷 (RI 十 TI) （ 3） 中斷響應 AT89C51 的 CPU 在每個機器周期采樣各中斷源的中斷請求標志位，如果沒有下述阻止條件 , 則將在下一個機器周期響應被激活了的最高級中斷請求。 阻止條件如下： 1） CPU 正在處理同級或更高級的中斷； 2） 現(xiàn)行機器周期不是所執(zhí)行指令的最后一個機器周期 ； 3） 正在執(zhí)行的是 RETI 或是訪問 IE 或 IP 的指令。 CPU 在中斷響應后完成如下的操作： 1） 硬件清除相應的中斷請求標志； 2） 執(zhí)行一條硬件子程序，保護斷點，并轉向中斷服務程序人口； 3） 結束中斷時執(zhí)行 RETI 指令，恢復斷點，返回主程序。 數(shù)據(jù)采集模塊設計 在數(shù)據(jù)采集模塊設計中，主要包括 PPM226LS22 型壓力傳感器 ,ADS7824轉換器和時鐘芯片 DS1302 三大部分 。 PPM226LS22 壓力傳感器 在對輪對的壓力測量中，因采集數(shù)據(jù)范圍要求 500T ，所以選擇PPM226LS22 型壓力傳感器。 PPM226LS2 系列應變式拉壓力 傳感器 ，采用圓筒式結構，精度高，穩(wěn)定性好，可拉壓兩用，采用 激光焊 接密封，改善了傳感器的防潮能力 ，抗偏載能力強，15 應用于各類 電子 稱、港 口吊裝、火車頭拉力測試 以及各種工業(yè)系統(tǒng)中，也可配套顯示 控制儀 表和動 靜態(tài)應變儀 作拉、壓、稱重、測力用。 該型號壓力傳感器的實物如圖 ， 測量范圍與尺寸對照表如表 ， 性能指標如表 ， 圖 PPM226LS22 型壓力傳感器實物圖 表 測量范圍與尺寸對照表 測量范圍 外形尺寸 (mm) 連接螺紋 (mm) t kN ΦALB M 0～ …1 2～ 10 Φ528468 M16 0～ …7 15～ 70 Φ7011590 M24 0～ 10…20 100～ 200 Φ90160110 M363 0～ 30…50 300～ 500 Φ117210132 M45 或 M643 深 70 0～ 70…100 700～ 1000 Φ130224145 M564 或 M724 16 0～ 150…200 1500～ 2021 Φ200420215 M1106 0～ 250…300 2500～ 3000 Φ238500255 M1306 0～ 400…600 4000～ 6000 Φ300556315 M20010 表 性能指標 主要技術指標 傳感器 變送器 承載方式 拉式、壓式、拉壓式 輸出靈敏度 2177?！?20mA 、三線 0～ 5VDC、 三線 0～ 10VDC 準確度 177。%FS、 %FS、 177。%FS （線性 +滯后 +重復性） 177。%FS、 %FS、 %FS （線性 +滯后 +重復性） 蠕變 177。%FS/30min 溫度對零點影響 177。%FS/℃ 177。%FS/℃ 溫度對量程影響 177。%FS/℃ 177。%FS/℃ 輸出 電阻 350177。3Ω ≤9kΩ 絕緣電阻 ≥3000MΩ ≥1000MΩ 供橋電壓 5～ 15VDC（推薦 10VDC） 12～ 36VDC（推薦 24VDC） 17 允許溫度范圍 － 30～＋ 70℃ /＋ 85℃ /最高 250℃ － 30～＋ 70℃ /＋ 85 ℃ 允許過負荷 150%FS 150%FS 防護等級 IP67 IP67 接線方式 電源 ：（ +）紅線 電源：（ ）黑線 輸出：（ +）綠線 輸出：（ ）白線 顯示 控制儀表 可選配 PPM432TC1（ %精度）顯示控制儀表 ,PPM系列動 /靜態(tài)應變儀 可選配 PPMTC1CT(E)（ %、 %精度）顯示控制儀表 ADS7824 轉換電路設計 ADS7824 是美國 BB 公司推出的種低功耗 4 通道 12 位并行 /串行模數(shù)轉換芯片。該芯片是一種開關電容式逐次逼近模數(shù)轉換芯片，其內部自帶采樣保持器（ SHA）、時鐘源、 + 參考電壓及與微處理器的并行 /串行接口。同時，它還可以在連續(xù)轉換模式下對外部 4 通道模擬輸入信號進行順序轉換。與其它 ADC相比， ADS6724 具有非常低的功耗和豐富的片上資源，且內部結構緊湊，集成度高，工作性能好，可在 40～ 80℃ 范圍內正常工作，非常適用于儀器儀表及便攜式探測器使用。 （ 1） ADS7824 基本參數(shù)與特點： *內部帶有采樣保持器（ SHA），采用 12 位逐次逼這（ SAR）模 /數(shù)轉換方式。 *采樣頻率為 40kHz，最大采樣與轉換時間為 25μs。 *數(shù)據(jù)可并行或串行輸出，并帶有三態(tài)輸出緩沖電路，可直接與各種微處理器相連。 *積分非線性（ INL）最大為 177。，無漏碼的差分非線性（ DNL）最大為12 位。 *具有連續(xù)轉換模式。 *轉換無失碼。 *典型信噪比（ SNR）為 73dB。 *孔徑延遲（ aperture delay）時間為 40ns。 18 *內帶 + 基準電壓，也可選用外部 + 基準電壓。 *差分電壓輸入范圍為 177。10V，同時帶有四通道多路選擇器。 *采用單 +5V 電源供電。正常工作情況下的功耗為 50mW；關閉模式下的功耗僅為 50μW。 *采用 28 腳 PDIP 或 SOIC 封裝形式。 （ 2） 內部結構及引腳說明 1） 結構原理 ADS7824 采用的是具有固有采樣 /保持功能的電容式 DAC（ CDAC）轉換方式， CDAC 是根據(jù)電荷再分配的原理 產生模擬輸出電壓的。它包括一列有 N 個按照二進制加權排列的電容，在采樣階段，陣列電容的公共端（所有電 容連接的公共點）接地，所有自由端連接到輸入信號； 采樣后，公共端與地斷開，自由端與輸入信號斷開，這樣可在電容陣列上有效的獲得與輸入電壓成正比的電荷量；然后，所有電容的自由端接地以驅動公共端至一個負壓 VIN。作為二進制搜索算法的第一步， MSB 電容的自由端與地斷開，并連接到 VREF 可驅動公共端電壓向正端移動 VREF/2，若此時該電壓小于地電壓，比較器輸出為邏輯 1，則預示 MSB大于 VREF/2，否則，比較器輸出為邏輯 0，此時預示著 MSB小于 VREF/2，接下來，下一個最大的電容與地斷開，并連接到 VREF，通過比較器確定下一位的數(shù)值，如此循環(huán)直到判定出全部數(shù)字位。 2） 引腳說明 ADS7824 具有 28 個引腳（如圖 ），各引腳定義如下： AGND1（ 1）、 AGND2（ 8）：模擬地。 AIN0～ AIN3（ 2， 3， 4， 5）：模擬信號輸入通道 0～ 3，其差分輸入電壓范圍為 177。10V。 CAP（ 6）：內部參考電壓緩沖輸出，通過 ，可為 CDAC 在整個轉換周期內提供適宜的開關電流。 REF（ 7）：參考電壓輸入 /輸出端。 D7～ D5（ 9， 10， 11）：當 PAR/SER 端為高時，為 8 位并行數(shù)據(jù)高三位輸出，為低時呈高阻態(tài)。 D4（ 12）：當 PAR/SER 端為高時，該端輸出 8 位并行數(shù)據(jù) bit 4， PAR/SER端為低時，該腳為串行時鐘選擇端。具體選擇方式是：當該端輸入高電平時，串行轉換采用外部串行時鐘；為低電平時，串行轉換采用內部時鐘。 19 D3（ 13）：當 PAR/SER 端為高時，該端輸出 8 位并行數(shù)據(jù) bit3， PAR/SER為低時，該端輸出為同步信號 SYN，當系統(tǒng)使用多個 ADS7824S 時，使用該引腳可實現(xiàn)各個芯片數(shù)據(jù)輸出的同步。 DGND（ 14）：數(shù)字地（隱藏不顯示 )。 圖 ADS7824 引腳圖 當 PAR/SER 端為高時，該端輸出 8 位并行數(shù)據(jù) bit2； PAR/SER 為低時，為串行時鐘信號輸出。單片機通常通過兩次讀取操作來將數(shù)據(jù)讀入，當 R/C=1，CS=0， BYTE=0 時，讀取高 8 位；當 R/C=1， CS=0， BYTE=1 時，讀取低 4 位。數(shù)據(jù)讀取完成后，單片機將 R/C 和 CS 端置低 40ns～ 12μs 以啟動下一次轉換，此時 BUSY 輸出為低電平。 D1（ 16）：當 PAR/SER 端為高時，該端輸出為 8 位并行數(shù)據(jù) bit1； PAR/SER為低時，該端為串行數(shù)據(jù)輸出。 D0（ 17）：當 PAR/SER 為高時，該端輸出為 8 位并行數(shù)據(jù) bit0； PAR/SER為低時 ， 該端為串行輸出標記端。 A A2（ 18， 19）：輸入信號通道選擇端。 PAR/SER（ 20）：并行 /串行輸出選擇端。 BYTE（ 21）：字節(jié)選擇控制端。在讀取期間，若 BYTE 為 0，則高 8 位有效；若為 1，則低 4 位有效。 R/C（ 22）：讀取 /轉換控制端。 CS（ 23）：片選端。 BUSY（ 24）：輸出狀態(tài)端。轉換開始時， BUSY 為低電平；轉換完成后，該端輸出為高電平。 20 CONTC（ 25）：連續(xù)轉換模式控制端。 CONTC 為 5V 時， ADS7824 工作在連續(xù)轉換模式，此時芯片可對 4 個輸入通道信號進行連續(xù)采集和轉換。 PWRD（ 26）：電源關閉模式端，高電平有效。關閉模式時，系統(tǒng)將切斷芯片內部模擬和數(shù)字電路的電源，以使芯片處于低功耗狀態(tài)。 Vs Vs2（ 27， 28）： +5V 電源輸入端 。 （ 3） ADS7824 與單片機 AT89C51 的并行接口 ADS7824 轉換器與單片機 AT89C51 的并行接口如圖 。 圖 ADS7824 與 AT89C51 的并行接口 時鐘芯片 DS1302 （ 1） DS1302 簡介 DS1302 是美國 DALLAS 公司推出的一種高性能、低功耗的實時時鐘芯片，附加 31 字節(jié)靜態(tài) RAM，采用 SPI 三線接口與 CPU 進行同步通信，并可采用突發(fā)方式一次傳送多個字節(jié)的時鐘信號和 RAM 數(shù)據(jù)。實時時鐘可提供秒、分、時、日、星期、月和年，一個月小與 31 天時可以自動調整，且具有閏年補償功能。工作電壓寬達 ～ 。采用雙電源供電（主電源和備用電源），可設置備21 用電源充電方式，提供了對后背電源進行涓細電流充電的能力。 DS1302 的外部引腳分配如圖 所示。 DS1302 用于數(shù)據(jù)記錄，特別是對某些具有特殊意義的數(shù)據(jù)點的記錄上，能實現(xiàn)數(shù)據(jù)與出現(xiàn)該數(shù)據(jù)的時間同時記錄，因此廣泛應用于測量系