【文章內容簡介】 時間為依據(jù)控制信號燈，使其按照正常順序運行，而當有緊急情況時則按照緊急處理規(guī)則改變信號燈的狀態(tài)變換。所以，路口交通燈的控制規(guī)律是以是否有緊急情況而發(fā)生改變。使信號燈能按預設的規(guī)律在不同情況下按要求有不同的配置輸出，這就是交通燈信號控制器的基于 DSP 的設計與實現(xiàn)。 該設計以 DSP TMS320VC5509 為路口控制核心， 配合 CPLD 實現(xiàn)對外部器件的控制。研究對象為 單個路口控制，與 PC 機之間的的通信采用 MAX232 進行轉換。作為整個交通網(wǎng)絡最小研究單元的單個交叉路口，對于單個路口的控制方法的研究是整個交通燈控制網(wǎng)路的研究基礎， 所以本設計 對于整個交通控制網(wǎng)絡 有 著 非常重要的意義。 哈爾濱理工大學學士學位論文 4 第 2章 DSP 芯片選擇 DSP的含義及其用途 自從 20 世紀 80 年代初期第一片數(shù)字信號處理器 (Digital Signal Processor)問世以來， DSP 就以數(shù)字器件特有的穩(wěn)定性、可重復性、可大規(guī)模集成，尤其是可編程性和易于實現(xiàn)自 適應處理的特點，給數(shù)字信號處理的發(fā)展帶來巨大的機遇，使得信號處理手段更加靈活，功能更加強大。近年來， DSP 作為一種新型的微處理器在各種消費類、通信、醫(yī)療和工業(yè)產品中得到了非常廣泛的應用。DSP 處理器是一類針對數(shù)字信號處理領域進行了優(yōu)化的微處理器。和普通的微處理器相比，它們具有特殊的硬件結構特別適合各類數(shù)字信號處理算法的實現(xiàn)，從而使得產品易于實現(xiàn)和維護。用 DSP 開發(fā)的產品其成本和風險也比定制的 IC產品相對要低，特別是對于批量比較 少 的產品，如果用定制 IC 來實現(xiàn)開發(fā)成本將難以忍受。同時與其它類型的微處理器相比， DSP 的指令執(zhí)行周期速度快，DSP 在速度、成本、功耗方面具有不可取代的優(yōu)勢。 DSP 有兩種解釋：其一是 Digital Signal Processing 的縮寫，即數(shù)字信號處理；其二是 Digital Signal Processor 即數(shù)字信號處理器的意思。前者數(shù)字信號處理是利用計算機或專用處理設備，以數(shù)字的形式對信號進行采集、變換、濾波、估值、增強、壓縮、識別等處理，以得到符合人們需要的信號形式。后者數(shù)字信號處理器是用來完成數(shù)字信號處理要求的具有特殊結構的一種微處理器，即我們經常所說的 DSP 器件。 數(shù)字信號處理 的一個重要技術領域是實時數(shù)字信號處理。實時信號處理是指系統(tǒng)必須在有限的時間內隨外部輸入信號完成指定的處理功能，即信號處理速度應當大于信號更新 (傳輸 )速度。一個典型的實時信號處理系統(tǒng)如圖 21 所示 。輸入信號可能是人的語音信號、傳真機信號或在數(shù)字鏈路中傳輸?shù)囊曨l圖像信號。輸入信號在進行 A／ D 采樣時，根據(jù)奈奎斯特采樣定理，采樣頻率至少是輸入帶限信號最高頻率的 2 倍，在實際應用中一般為 4 倍以上。數(shù)字信號處理一般是用DSP 芯片及其內部運行的實時處理軟件對 A／ D 轉換后的數(shù)字信號進行特定的處理。最后，經過處理后的信號經過 D／ A 轉換、內插和平滑濾波得到連續(xù)的模擬信號。應當指出，并非所有的 DSP 系統(tǒng)都具有圖 21 模型中的部件。例如 CD和 MP3 播放器的輸入信號本身就是數(shù)字信號。 圖 21 典型實時數(shù)字信號處理系統(tǒng)原理圖 輸入 A/D 轉換 數(shù)字信號 處理 D/A 轉換 平滑濾波 混疊濾波 哈爾濱理工大學學士學位論文 5 DSP的基本硬件結構特點 世界上有許多生產 DSP 的廠家，如 TI公司的一系列 TMS320C54X、TMS320C6000和 TMS320C55X， 以及 Motoroal公司的 DSP56200等。各廠家生產的芯片的具體功能有所不同，但是一般而言 DSP作為數(shù)字信號處理 領域的專用微處理器， DSP芯片有一些共同的硬件結構，下面詳細介紹 DSP的通用硬件結構 。 存儲器和總線結構 DSP處理器有著更高的存儲器帶寬。 20世紀 80年代早期，通用微處理器通常都只有一條總線連到存儲器，每個時鐘周期只能訪問一次存儲器，即所謂的馮諾伊曼結構。為解決對存儲器帶寬的需求問題， DSP處理器發(fā)展了新的存儲器和總線結構，即哈佛結構。哈佛結構允許在單周期可以進行多次存儲器訪問。哈佛結構最通常的方法就是使用多個存儲器，每個存儲器都有自己的總線，不同的 是 存儲器在一個周期內可以同時讀寫。通常指令存在一個存儲器 中，數(shù)據(jù)存在另一個存儲器中。這樣的安排使得處理器可以同時獲取指令和數(shù)據(jù)。即采用多總線結構，它在片內至少有四套總線：程序地址總線、程序數(shù)據(jù)總線、數(shù)據(jù)的地址總線和數(shù)據(jù)的數(shù)據(jù)總線 [2]。這種分離的程序和數(shù)據(jù)總線，可允許同時獲得來自程序存儲器的指令字和來自數(shù)據(jù)存儲器的操作數(shù)而互不干擾，這樣使得其可以同時對數(shù)據(jù)和程序進行尋址。圖 22給出了兩種不同的結構。 圖 22 兩種存儲結構 在改進的哈佛結構的基礎上，大多數(shù) DSP芯片采用流水線技術，即每條指令的執(zhí)行劃分為 取指、譯碼、取數(shù)、執(zhí)行等步驟 [2]，由片內多個功能單元分別完成。則相當于多條指令并行執(zhí)行，從而大大提高了運算速度。 尋址方式 和傳統(tǒng)的微處理器相比， DSP提供了更多的尋址方式，以適應 DSP的特定處理要求，更多的尋址方式使 DSP應用方便靈活。以 TI公司的 C54X系列 DSP為例，在它的間接尋址方式中，除了通常所使用的增量、減量和變址尋址功能。還增加了位碼倒序尋址、循環(huán)尋址等功能。 在 FFT算法中，經常要用到位碼倒序尋址。在傳統(tǒng)的微處理器上，必須通過軟件編程的方法來實現(xiàn)，消耗大量的存儲空間和 CPU周期。而在 C54X DSP上，利用如下兩條指令就可以向外設口 (PA)輸出整序后的 FFT變換結果了： RPT15 馮諾依 曼結構 總線 通用 處理 器核 程序 /數(shù)據(jù)存儲器 總線 程序存 儲器 數(shù)據(jù)存 儲器 DSP 處理器核 總線 哈佛 結構 哈爾濱理工大學學士學位論文 6 PORTW*AR2十 OB， PA； AR2中存放的是數(shù)據(jù)存儲器中數(shù)據(jù)存放的基地址， ； ARO中存放的則是 FFT長度的一半 。 DSP算法中的存儲器訪問模式往往是可以預知的。例如，對 FIR濾波器中的每次采樣，濾波系數(shù)的訪問是從頭到尾連續(xù)的，然后當處理下一次采樣的時候，再從系數(shù)矢量的開始進行訪問。 DSP處理器的地址生成單元利用這種訪問模式的可預知性，可以支持特殊的尋址模式，使得在處理一些算法時，處理器能夠有效的訪問數(shù)據(jù) 。 C54XDSP處理器支持“循環(huán)尋址”，這種尋址模式允許處理器訪問一塊連續(xù)存放的數(shù)據(jù)，然后再自動回到塊的開始，這正是 FIR濾波中訪問系數(shù)的模式。循環(huán)尋址對于 FIFO緩沖的實現(xiàn)也是非常有用的。 DSP系統(tǒng)的設計流程 使用 DSP進行系統(tǒng)設計的一般流程如圖 23所示，包括硬件設計流程和軟件開發(fā)步驟。其設計步驟為： 1． 算法模擬階段，即根據(jù)應用系統(tǒng)目標確定系統(tǒng)性能指標。首先應根據(jù)系統(tǒng)要求進行算法仿真和高級語言模擬實現(xiàn)。為了得到最佳系統(tǒng)性能，在這一步驟應當確定最佳處理方法。例如，為實現(xiàn)針對移動通信的視頻顯示，需要在給 定的實現(xiàn)目標上作算法選擇、模擬和實現(xiàn)。最終找到既能滿足設計需要，運算量又盡可能少的實現(xiàn)算法。 2． 選擇 DSP芯片。根據(jù)算法要求 (運算速度、運算精度要求、存儲器要求等 )選擇 DSP芯片，設計實時 DSP系統(tǒng)。此階段包括硬件設計和軟件設計兩個方面。硬件設計主要根據(jù)系統(tǒng)要求設計 DSP芯片外圍電路和其他電路 (如轉換、控制、存儲、輸出等電路 )[4]。軟件設計主要根據(jù)系統(tǒng)要求和所選的 DSP芯片編寫相應的DSP匯編軟件。如果系統(tǒng)運算量不大，可以采用高級語言 C和匯編語言混合編程。 3． 硬件和軟件調試階段。硬件調試一般采用硬件仿 真器進行。軟件調試一般借助 DSP開發(fā)上具有如軟件模擬器、 DSP開發(fā)系統(tǒng)或仿真器等進行。通過比較在 DSP所執(zhí)行的實時程序和模擬程序執(zhí)行情況來判斷軟件設計是否正確。 4． 集成和系統(tǒng)測試階段。調試階段完成后，實時程序被固化在 EPROM或者Flash里面。 DSP芯片的選擇標準 設計 DSP應用系統(tǒng)，選擇 DSP芯片是非常重要的一個環(huán)節(jié)。只有選定了 DSP芯片，才能進一步設計其外圍電路及系統(tǒng)的其他電路?？偟膩碚f， DSP芯片的選擇應根據(jù)實際的應用系統(tǒng)需要而確定。不同的 DSP應用系統(tǒng)由于應用場合和目的等不盡相同，對 DSP芯片 的選擇也是不同的。一般來說，選擇 DSP芯片時應考慮到如下諸多因素： 1．運算速度。當算法確定后其運算量和限定地完成時間就確定了。由此估算出所需 DSP運算速度地下限。 DSP的運算速度可以用下面幾種指標來衡量： 指令周期：即執(zhí)行一條指令所需要的時間，以納秒為單位。如果 DSP芯片平 均在一個時鐘周期內可以完成一條指令，則其指令周期等于 DSP主頻的倒數(shù)。 哈爾濱理工大學學士學位論文 7 圖 23 DSP系統(tǒng)設計流程 MAC時間 [2]：即執(zhí)行一次乘法累加運算的時間。大多數(shù) DSP芯片可以在一 個指令周期內完成一次 MAC運算。 FFT執(zhí)行時間：即運行一個 N點 FFT程序所需時間。 FFT是典型的數(shù)字信號處理算法，它可以作為綜合衡量 DSP運算能力的一個指標。 MIPS／ MFLOPS：其含義是每秒百萬條指令和每秒百萬條浮點操作。則兩個參數(shù)分別對應于定點 DSP和浮點 DSP芯片。 2． 運算精度。一般地浮點 DSP精度高于定點 DSP，但耗電量和價格也比定點 DSP貴。一般定點 DSP芯片的字長為 l 6位或 24位，浮點字長位 32位。累加器都為 40位。雖然適當?shù)乃惴梢蕴岣?、保證運算精度，但要相應增加程序復雜度和運算量。 所以運算精度要求是個折中問題，需要在算法確定階段予以認真考慮。 3． 片內硬件資源。通過對算法程序和應用目標的仔細分析可以大致判定對DSP芯片片內資源的要求。幾個重要的考慮因素為：片內 RAM和 ROM、外部存儲器擴展空間、總線接口、 DMA通道、定時器、中斷、串口，主機通信，通用端口和 JTAG口等。用戶需要參考廠家推薦 DSP芯片典型應用來考慮此項要求。 4． 芯片價格。芯片價格是 DSP應用產品民用化的重要決定因素。一般成熟 穩(wěn)定的比較適中。在本圖像處理系統(tǒng)中，需要用到處理速度非?？斓?DSP設計需要規(guī)范 確定設計目標 算法研究與系統(tǒng)模擬實現(xiàn) 定義系統(tǒng)性能 指標 DSP 芯片選擇 硬件設計 硬件調試 軟件編程 軟件調試 系統(tǒng)集成和測試 哈爾濱理工大學學士學位論文 8 芯片。在選擇芯片時考慮到芯 片的資源的可用性以及性價比，根據(jù) TI公司資料，一款中高檔的數(shù)字信號處理器 TMS320VC5509可以滿足本課題的要求。 本系統(tǒng)所用 DSP 介紹 DSP芯片選擇原因 該系統(tǒng)選用 DSP設計方案。方案確定后，選擇 DSP處理器的型號是非常重要的一個環(huán)節(jié)。應從芯片的運算速度、片上資源、功耗、開發(fā)工具以及價格封裝等方面來考慮。因此本系統(tǒng)選擇了 TI公司的 TMS320VC5509芯片，主要是基于以下幾個方面考慮的 [7]。 1． 運算速度： TMS320VC5509的指令速度可以達到 200MIPS，完全可以實現(xiàn)實時處理的要求。 2 ． 片 上硬 件資源 ： TMS320VC5509 片內 RAM 容 量為 128K16 位。TMS320VC5509片 上 外設也很豐富，有 一個看門狗定時器 、 2個 20位的定時器 、 6通道直接存儲器存取控制器（ DMA） 、 外部存儲器接口（ EMIF） 等，可以滿足該系統(tǒng)數(shù)據(jù)傳輸?shù)囊蟆? 3． 接口能力： TMS320VC5509的 McBSP[13]串行口具有靈活的接口能力，可以通過 McBSP串行口與 各種工業(yè)級串行設備 實現(xiàn)無縫連接。 TMS320VC5509的接口能方便地進行外圍電路的設計，當使用低速的片外存儲器時，可以自動插入等待周期，以解決速 度的匹配。 4． 開發(fā)工具： TI公司為用戶提供了方便的開發(fā)系統(tǒng)，如集成開發(fā)環(huán)境 CCS，它支持軟件的仿真，用戶可以在制作目標板之前，利用 CCS開發(fā)系統(tǒng)進行算法仿真。 TI公司還為用戶提供了硬件平臺，有各種類型的硬件仿真器，可對系統(tǒng)進行實時軟硬件調試和硬件仿真。 TMS320VC5509 介紹 TMS320VC5509 是 TI公司推出的定點數(shù)字信號處理器 C55系列中的一種，TMS320VC5509 通過增加累加 MAC單元，增強了 DSP的運算能力，而且性能更好，功耗更低，是目前 TMS320 家族中最省電的芯片。該片上的 資源有 16Mbit flash 、 196k*16bit SRAM 、 2500gate CPLD 模版上留有 JTAG插口， 用戶可以通過仿真器和 CCS下載程序進行試驗 。其低功耗設計，比上一代 C54XX器件功耗低 30%左右；處理速度更快，雙核結構，處理速度 400MIPS；軟件程序兼容 C54XX DSP。片內存儲空間 128*16Bit；大容量 SDRAM設計 ： 4M*16Bit； 2路 10bit片上 A/D接口； 8M bit擴展