【文章內(nèi)容簡介】 第三章 AD9850 簡介 AD9850 功能概述 AD9850 是高穩(wěn)定度的直接數(shù)字頻率合成器件，內(nèi)部包含有輸入寄存器、數(shù)據(jù)寄存器、數(shù)字合成器（ DDS）、 10位高速 D/A 轉換器和高速比較器。 AD9850 高速的直接數(shù)字合成器（ DDS）核心根據(jù)設定的 32 位頻率控制字和 5 位相移控制字，可產(chǎn)生 到 的正弦波信號和標準的方波信號。該器件提供了并行和串行控制字輸入，可通過并行接口或串行接口實現(xiàn)控制字的定入，以改變其輸出頻率和相位。其主要特性如下： （ 1）單電源供電， +5V 或 +； （ 2）功耗低， 380mW(=5V)， 155mW()； （ 3）具有電源關斷功能； （ 4）工作溫度： 40℃ +85℃ 。 AD9850 的引腳功能 AD9850 是 28腳 SOP 表面封裝， 體積小，易用于便攜儀器。其 AD9850 排列如圖 1所示，功能如下： （ 1） D0D7，控制字并行輸入 端，其中 D7可作為串行輸入； 圖 31 AD9850引腳 圖 （ 2） DGND，數(shù)字地； （ 3） DVDD，為內(nèi)部數(shù)字電路提供電源； （ 4） WCLK，控制字裝入時鐘； （ 5） FQUD，頻率更新控制； （ 6） CLK，輸入時鐘； （ 7） AGND，模擬地； （ 8） AVDD，為內(nèi)部模擬電路提供電源，可與數(shù)字電源共用； （ 9） RSET， DAC 外接電阻； 13 （ 10） QOUT， QB，內(nèi)部比較器輸出端； （ 11） VINN， VINP，內(nèi)部比較器輸入端； （ 12） DACBL，內(nèi)部 DAC 外接參考電壓端，可空； （ 13） IB， IOUT， DAC輸出端； （ 14） RES，復位端。 AD9850 工作原理 .1 控制字格式及寫入時序 AD9850 包含一個 40位輸入寄存器， 其中低 32 位為頻率控制字，高 5 位 為相位控制字，還有一位電源使能位 和兩位測試位。 AD9850 的控制字有并行和串行兩種 寫入方式，時序如圖 52所示。并行裝入模式下， 圖 32 控制字裝入 時序 圖 WCLK 第一個時鐘上升沿到來時，裝入高 8 位控制字，依次下去，當?shù)?5個 WCLK時鐘到來時裝入低 8位控制字，這樣，連續(xù) 5個 WCLK 時鐘即可將 40位控制字裝入輸入寄存器。第 5個 WCLK 時鐘 后， WCLK 時鐘將不再起作用，直到 FQUD 時鐘上升沿以來或重新復位。 FQUD時鐘上升沿將 40位控制字寫入數(shù)據(jù)寄存器， AD9850輸出新的頻率波。對于串行模式，每一個 WCLK 時鐘上升沿，由控制字輸入口的第 8 位（管腳 25）移入 1位控制位（低位先移入）， 40 個 WCLK 時鐘后， FQUD脈沖的上升沿更新輸出頻率。值得注意的是兩位測試位僅是為了生產(chǎn)測試用，必須是 00。 .2 頻率輸出原理 AD9850 的直接數(shù)字合成技術是基于數(shù)字分頻原理實現(xiàn)頻率合成的。器件內(nèi)部有一個增量可調(diào)的累加器，每接收到一個輸入脈沖，累加器 就增加所設定的增量（由寫入的 32 位頻率控制字決定），當累加器溢出時，就輸出一臨界值， AD9850用一種算法邏輯把累加器輸出值轉換為接近正弦的量化值，這種算法邏輯實際上就是由高度集成化的存儲器查表技術和數(shù)字信號處理（ DSP）技術來完成的。隨后 AD9850 將量化值送內(nèi)部的 D/A 轉換器輸出正弦波形，若再輔以外部電路（低通濾波）送內(nèi)部比較器，即可輸出標準的方波信號。其輸出頻率 ?out 由輸入?yún)⒖紩r鐘和 32位頻率控制字決定，即outf=WD*CLK/ 322 ，其中 WD 是 32位頻率控制字， CLK 為輸入時鐘。 由于 AD9850 是由 10 位 D/A轉換器輸出正弦波信號，因此其輸出頻率最大值 14 不能超過參考輸入頻率的 1/2。當作為時鐘源時，考慮到衰減問題，其輸出頻率的最佳值限制在參考輸入頻率的 33%以下。器件內(nèi)部設有最小時鐘門限，當輸入頻率低于 1MHz 時，芯片將自動實現(xiàn)電源判斷。 AD9850 應用與設計 AD9850 主要應用于頻率合成以及數(shù)字通信領域，但由于其具有分頻特性且易于控制，這里，我們把它應用 于信號發(fā)生器 。 .1 AD9850 的應用 由于 AD9851 是貼片式的體積非常小，引腳排列比較密，焊接時必須小心，還要防靜電，焊接不好就很容易把芯片給燒壞。還有在使用中數(shù)據(jù)線、電源等接反或接錯都很容易損壞芯片。所以在 AD9851 外圍采用了電源、輸入、輸出、數(shù)據(jù)線的保護電路。為了不受外界干擾，還應添加了濾波電路，顯得整個電路完美。 .2 AD9850 的硬件設計 采用 AT89C51 作為 CPU 與 AD9850 并行接口方式對時鐘頻率進行分頻控制，其中先用一片鎖存器來鎖存控制字，用 、 模擬控制字寫入時鐘來控制數(shù)據(jù)的定入?？刂谱謱懭牒螅?AD9850 即由內(nèi)部 D/A 轉換器輸出正弦波 。 電路設計時，對時鐘信號的質(zhì)量要求比較高，即時鐘信號的上升沿和下降沿應無大的尖峰和凹坑，時鐘信號必須用地線屏蔽。另外，給 AD9850的時鐘信號不能低于 1 MHz，低于這個數(shù)值時，芯片將自動進入休眠狀態(tài)；當高于此頻率時，系統(tǒng)則恢復正常。最后還要考慮設計良好的去耦電路，去耦電容盡可能靠近器件，并注意良好接地，模擬地和數(shù)字地一定要分開等。 第四章 DDS 信號源系統(tǒng)設計 方案論證與比較 正弦波生成方案 方案一：采用自激振蕩。 件為： 幅度平衡條件 AF=1 相位平衡條件 ?AF = ?A+? F = 2n? ， n 為整數(shù) 實質(zhì)上，只要電路中的反饋是正反饋，相位平衡條件就一定滿足，這是由電路結構決定的，而幅度平衡條件則由電路參數(shù)決定，當環(huán)路增益 AF＝ 1時，電路產(chǎn)生等幅振蕩； AF1 時電路產(chǎn)生減幅振蕩； AF1 時，電路產(chǎn)生增幅振蕩。 2．選頻特性 15 基本放大器A 正反饋網(wǎng)絡 B 在振蕩電路中，當放大電路或正反饋網(wǎng)絡具有選頻特性時，電路才能輸出所需頻率 f0 的正弦信號。也就是說，在電路的選頻特性作用下，只有頻率為 f0的正弦信號才 能滿足振蕩條件。 3．穩(wěn)幅措施 如果振蕩電路滿足起振條件，在接通直流電源后，它的輸出信號將隨時間的推移逐漸增大。當輸出信號幅值達到一定程度后，放大環(huán)節(jié)的非線性器件接近甚至進入飽和或截止區(qū)，這時放大電路的增益 A 將會逐漸下降，直到滿足幅度平衡條件 AF ＝ 1，輸出信號將不會再增大，從而形成等幅振蕩。這就是利用放大電路中的非線性器件穩(wěn)幅的原理。由于放大電路進入非線性區(qū)后，信號幅度才能穩(wěn)定，所以輸出信號必然會產(chǎn)生非線性失真 (削波 )。為了改善輸出信號的非線性失真，常常在放大電路中設置非線性負反饋網(wǎng)絡 (如 ，熱敏電阻、半導體二極管、鎢絲燈泡等 )，使放大電路未進入非線性區(qū)時，電路滿足幅度平衡條件(AF=1)，維持等幅振蕩輸出。這是一種比較好的穩(wěn)幅措施。 由基本放大器 A和正反饋網(wǎng)絡 F組成的閉合正反饋環(huán)路，如圖 41 所示。由閉合環(huán)路組成的自激振蕩器，其振蕩產(chǎn)生的起始信號來自于電路中的各種起伏和外來擾動這些電信號中含豐富的頻率成分，經(jīng)選頻網(wǎng)絡選出某頻率的信號輸送至放大器 A 放大后，經(jīng) F網(wǎng)絡反饋后再放大，??，反復循環(huán)直至電路的輸出由小至大。最后建立和形成穩(wěn)定的波形輸出。但此電路易受外界的干擾，波形不易于穩(wěn)定，而且難以達 到題目中所要求的波形頻率，操作麻煩。 圖 41 閉合正反饋環(huán)路圖 方案二：采用單片機最小系統(tǒng)與 AD9850 并行接口方式對時鐘頻率進行分頻控制，再連接鎖相環(huán)，是輸出波形的頻率更加穩(wěn)定。如圖 42 所示， AD9850 內(nèi)含可編程 DDS 系統(tǒng)和高速比較器，能實現(xiàn)全數(shù)字編程控制的頻率合成。 AD9850是以高速的直接數(shù)字合成器（ DDS）為核心根據(jù)設定的 32 位頻率控制字和 5 位相移控制字，可產(chǎn)生 到 的正弦波信號和標準的方波信號，而且DDS 芯片轉換速度快、性能價格比高、體積小、輸出波形穩(wěn)定度，精度 高、分辨 16 率高，而且輸出波形的頻率、相位可控，能達到題目預期的效果，操作方便，易于實現(xiàn)。 經(jīng)比較，在本設計中采用方案二。 圖 42 正弦波輸出框圖 輸出電壓幅度控制方案 方案一：采用多級放大電路。由兩個晶體管構成共射 —— 共集放大電路如圖43，第一級起到電壓放大作用，達到正弦信號峰 峰值輸出，第二級為跟隨器，主要為了能夠帶 50 歐的負載，使其負載上的正弦信號的輸出電壓的峰 峰值達到題目的要求。此電路只是在調(diào)試選定具體參數(shù)中比較麻煩，但工作比較穩(wěn)定，比較易于實現(xiàn)。 圖 43 共 射 共基放大電路的交流通路 方案二：采用可變增益放大器。增益放大器直接與 AD9850 相接 ,用來實現(xiàn)電壓的放大并且控制波形的失真，精確度高，且較穩(wěn)定，實現(xiàn)簡單?？梢圆捎肁D603,它正是這樣一種具有程控增益調(diào)整功能的芯片。它是美國 ADI 公司的專利產(chǎn)品，是一個低噪、 90MHz 帶寬增益可調(diào)的集成運放，如增益用分貝表示，則增益與控制電壓成線性關系，壓擺率為 275V/μ s。管腳間的連接方式?jīng)Q定了可編程的增益范圍，增益在 11～ +30dB 時的帶寬為 90Mhz，增益在 +9～ +41dB 時具有9MHz 帶寬，改變管腳間的連接電 阻，可使增益處在所需 范圍內(nèi) 。 本設計采用方案二。 模擬幅度調(diào)制 方案一：采用 DDS 芯片與 0832 分別產(chǎn)生正弦波，再經(jīng)乘法器進行波形幅度調(diào)制，如圖 44所示。 DDS 產(chǎn)生調(diào)制正弦波信號，范圍在 1兆赫茲到 10 兆赫茲。單片機 AD9850 正弦波 鎖相環(huán) 穩(wěn)定正弦波 17 單片機 0832 正 弦波 模擬乘法器 正弦波 DDS 調(diào)制信號 0832 產(chǎn)生正弦波載波，頻率為 1kHz。單片機可以控制調(diào)制信號的步進量，但由于在本設計中所采用的 51 單片機不具備達到設計 中所需正弦波載波的頻率，因而此方案不能采用。 圖 44 利用 0832模擬幅度調(diào)制框圖 方案二：采用兩片 DDS 芯片分別產(chǎn)生正弦波調(diào)制信號與載波信號，如圖45 所示 。產(chǎn)生的信號再由模擬乘法器進行調(diào)幅 ，用數(shù)字電位器來控制調(diào)制信號的步進量，此方案產(chǎn)生的波形穩(wěn)定，且易于實現(xiàn)，能夠基本實現(xiàn)設計 中的要求。 錯誤 !未指定書簽。 圖 45利用 9850模擬幅度調(diào)制框圖 數(shù)字 PSK/ASK 載波調(diào)制 方案一：采用兩片 DDS 芯片分別產(chǎn)生正弦波和方波，如圖 46 所示 ,在 ASKDDS 芯片 DDS 芯片 數(shù)字電位器 模擬乘法器 調(diào)制信號 18 的載波調(diào)制中，正弦波和方波通過模擬乘法器進行調(diào)制；在 PSK 的調(diào)制中，正弦波和方波通過高頻繼電器進行調(diào)制。但 DDS 芯片產(chǎn)生方波外界電路較為復雜，不易于調(diào)試。 方案二：采用 555芯片來產(chǎn)生方波， DDS 芯片來產(chǎn)生正弦波，如圖 46所示。在 ASK 的載波調(diào)制中，正弦波和方波通過模擬乘法器進行調(diào)制；在 PSK的調(diào)制中，正弦波和方波通過高頻繼電器進行調(diào)制。此方案中所實現(xiàn)的方波較為穩(wěn)定，易于調(diào)試。 錯誤 !未指定書簽。 圖 46 數(shù)字載波調(diào)制框圖 經(jīng)比較，本設計采用方案一 。 根據(jù)題目的具體要求，以及各方案的討論及研究得出了最終的整體方案 ，下圖既為本設計的主體系統(tǒng)設計圖 47。 錯誤 !未指定書簽。 圖 47 整體方案框圖 單元電路設計 正弦波的生成 本設計中單片機最小系統(tǒng)中的 8155 與 AD9850 芯片的接口采用的是 8位并行接口方式。 AD9850 的頻率 /相位控制字 — 共有 40 位 ，并行加載時，要連續(xù)加載 5次， D7 位最高位， D0位最低位。頻率相位控制字的第一個 8 位 中的 5 位 用來控制相位的調(diào)制， 1位 用來低功耗， 2位 用于裝載格式。第 2個字節(jié)到第 5個字節(jié)組成 32 位的頻率控制 字，其輸出信號的頻率 f= 322/*wdfclk ,其中 f 為 32位 頻率控制字的值， clkf 為工作時鐘。 8155 的 PB 口 (PB0 腳 ~PB7 腳 )與 AD9850 的數(shù)據(jù)口（ D0 腳 ~D7 腳）相接， AD9850 的第 7 腳 WCLK 是加載時鐘，與引腳 FQUD 配合，完成數(shù)據(jù)加載， FQUD 為頻率 /相位更新控制。用單片機的 與 分別與AD9850 的 WCLK 和 FQUD 相連接，模擬控制字寫入時鐘來控制數(shù)據(jù)的定入。本設計