【文章內(nèi)容簡介】 variables 中設(shè)置的變量）。 3. Outputs/To be plotted/selected on schematic 子菜單用來在電路原理圖上選取要顯示的波形（點(diǎn)擊連線選取節(jié)點(diǎn)電壓，點(diǎn)擊元件端點(diǎn)選取節(jié)點(diǎn)電流），這個(gè)菜單比較常用。當(dāng)然我們需要輸出的有時(shí)不僅僅是電流、電壓，還有一些更高級(jí)的。比如說：帶寬、增益等需要計(jì)算的值，這時(shí)我們可以在Outputs/setup 中設(shè)定其名稱和表達(dá)式。在運(yùn)行模擬之后，這些輸出將會(huì)很直觀的顯示出來。 4. 然后運(yùn)行 Analysis 菜單下的 start 子菜單，開始模擬，模擬結(jié)果會(huì)在Waveform 窗口中顯示。 ※ 運(yùn)算放大器電路圖的仿真結(jié)果 大信號(hào)和小信號(hào)的瞬態(tài)響應(yīng)分別由將一個(gè) 0V和 5V脈沖作用到單位增益結(jié)構(gòu)所決定正擺率和負(fù)擺率，負(fù)擺動(dòng)的大過沖是由輸出級(jí)造成的，原因是電路確定的期望擺率值對(duì)負(fù)載電容充電的電流不足。 1. 其瞬態(tài)總響應(yīng)如圖 所示： 圖 總瞬態(tài)響應(yīng) 2. 其大信號(hào)上升響應(yīng)如圖 所示，擺率為 。 圖 大信號(hào)上升響應(yīng) 3. 其大信號(hào)下降響應(yīng)如圖 所示，擺率為 圖 大信號(hào)下降響應(yīng) 4. 其小信號(hào)上升響應(yīng)如圖 所示，擺率為 V/uS 圖 小信號(hào)上升響應(yīng) 5. 其小信號(hào)下降響應(yīng)如圖 所示，擺率為 86uS V/uS 圖 小信號(hào)下降響應(yīng) 6. 共模輸出范圍如圖 所示，其共模輸出范圍為 。 圖 共模輸出范圍 7. 失調(diào)電壓仿真如圖 所示，其失調(diào)電壓約為 。 圖 失調(diào)電壓 8. 相位裕度仿真如圖 所示，相位裕度為 180176。－ 70176。 110176。 圖 相位裕度 9. 增益的仿真如圖 所示，有圖可得放大器的放大增益約為 86dB。 圖 增益 CMOS 集成運(yùn)放的參數(shù)計(jì)算 1. 確定器件參數(shù)的原則 L 確定：考慮 MOS 管的耐壓，工藝水平，溝道長度調(diào)制效應(yīng)對(duì)器件特性的影響。 W 確定：對(duì)于長溝器件，根據(jù)工藝水平先考慮溝道寬度，再根據(jù) W/L 確定 L的值 源漏尺寸越小寄生電容及漏電流就越小。 相 同內(nèi)型 MOS 管源漏區(qū)連接時(shí)采用直接連接可以減小源漏區(qū)面積，減小寄生電容及漏電，同時(shí)也減小了芯片面積。 2. 放大器增益參數(shù)的計(jì)算 我們首先計(jì)算直流偏置，令電源電壓 5V： 由電路原理圖可知流經(jīng) , 三管的電流相等，且三個(gè)管子都工作在包河區(qū)，則有： （式 ） 由工藝參數(shù)可知 :PMOS 管 ， , λ NMOS 管 , ，λ 將電路原理圖中的寬長比與上述參數(shù)代入式 式 可得： 那么管提供的差分偏執(zhí)電流 （式 ） 將對(duì)應(yīng)的參數(shù)代入 式可得 502uA 差分放大級(jí)的偏置電流一般根據(jù)增益，共模抑制比，功耗和噪聲以及匹配性等來確定。我們選擇差分放大級(jí)作為運(yùn)算放大器的第一級(jí)，其小信號(hào)增益為： （式 ） ∵ （式 ） 我們分析運(yùn)算放大器的兩個(gè)輸入（即管和管的柵極）電壓相同時(shí)，由于鏡像電流的作用，流過管和管的電流相等，這樣便可知管的柵源電壓和漏源電壓相等。 考慮溝道長度調(diào)制系數(shù)，則 （式 ） ∴ （式 ） 將上述參數(shù)代入 式可得 411 設(shè)計(jì)運(yùn)算放大器的下一步是確定第二級(jí)的放大倍數(shù)。 我們先計(jì)算出流經(jīng)的電流（即的電流） （式 ） 代入?yún)?shù)可得 151uA 這個(gè)放大器的第二級(jí)是由兩個(gè) PMOS 管構(gòu)成的源極跟隨緩沖放大級(jí)，它的增益為： （式 ） 將參數(shù)代入 式可得 43 由此得到放大器的開環(huán)增益為： 43 17673 ∴ 20log 85dB 將運(yùn)算結(jié)果與仿真結(jié)果相比，結(jié)果是比較吻合。 第三章 CMOS 運(yùn)算放大器后端設(shè)計(jì) 集成電路的后端設(shè)計(jì)主要包括版圖設(shè)計(jì)和版圖驗(yàn)證。我們采用的是 Cadence和 Virtuoso Layout Editor 的版圖設(shè)計(jì)環(huán)境來 進(jìn)行版圖的設(shè)計(jì)和驗(yàn)證。利用Virtuoso Layout Editor 的驗(yàn)證工具 DIVA 進(jìn)行驗(yàn)證。版圖驗(yàn)證的過程主要包括：設(shè)計(jì)規(guī)則檢查（ Design Rule Checking 簡稱 DRC），用于檢查版圖的幾何尺寸是否滿足芯片制造過程中根據(jù)工藝確定的規(guī)則或約束條件，包括圖形的寬度、圖形的間距等。電學(xué)規(guī)則檢查（ Electronics Rule Checking 簡稱 ERC） ,用于檢查版圖的連接是否違反電氣方面的規(guī)定，包括節(jié)點(diǎn)的短路和開路、有沒有懸空的節(jié)點(diǎn)和元器件等。電路與版圖的對(duì)應(yīng)檢查（ Layout Versus Schematic 簡稱 LVS），用于版圖和電路的一致性對(duì)照檢查，即檢查電路和版圖在節(jié)點(diǎn)及其連接關(guān)系、元器件及參數(shù)等方面是否匹配。版圖的寄生參數(shù)提取（ Layout parameter Extraction 簡稱 LPE），用于從版圖中提取元器件的參數(shù)（例如 MOS 管的溝道長度 /寬度，源漏區(qū)的周長 /面積等）、寄生電容、寄生二極管等。 版圖的設(shè)計(jì)流程 版圖就是集成電路工藝制造所需的十多層掩膜版的物理幾何圖形的，這十多層圖形通過計(jì)算機(jī)輔助設(shè)計(jì) CAD 工具按照一定規(guī)定疊加到一起所構(gòu)成的整體物理圖形，這個(gè)圖就 叫做集成電路的版圖。版圖的設(shè)計(jì)既要符合集成電路的功能、電學(xué)參數(shù)、可靠性參數(shù)要求，又要符合集成電路工藝制造的設(shè)計(jì)規(guī)則（工藝參數(shù)）、組裝壓焊的要求。除此之外，還要使組圖美觀好看，具有美學(xué)觀點(diǎn)。 完整的版圖：有制造掩膜版的各個(gè)層（一般都有十多層），遵守工藝制造水平的設(shè)計(jì)規(guī)則，其結(jié)構(gòu)分版圖內(nèi)部（各種門電路、 D 觸發(fā)器、加法器、 RAM、 ROM等）、外圍、輸入、輸出、壓點(diǎn)（主要是輸入、輸出端口，以及其端口的順序）、電路代號(hào)、版序、對(duì)圖符號(hào)、版圖設(shè)計(jì)時(shí)間、劃片距離、制版檢查標(biāo)記等。如果加工廠家沒有各種器件的檢測版，還需要各 種器件的樣管，樣電阻。若是雙極型的線性電路，需增加一個(gè)在摸索工藝條件時(shí)可直接用探針檢測的 NPN、 PNP 樣管。 整體設(shè)計(jì) 這一步主要確定版圖設(shè)計(jì)的基本模塊和焊盤的大致布局。這個(gè)布局應(yīng)該以功能框圖或電路原理圖為參考，使它們?cè)诓季稚洗篌w一致，然后在根據(jù)各個(gè)模塊版圖面積的大小進(jìn)行適當(dāng)?shù)恼{(diào)整。這一步還有一個(gè)重要的任務(wù)就是焊盤的布局。焊盤的合理布局對(duì)與系統(tǒng)內(nèi)部各信號(hào)之間的連接非常重要，其布局還應(yīng)該便于測試，再有就是以減小版圖面積，節(jié)省成本為出發(fā)點(diǎn)。 分層設(shè)計(jì) 這一步主要是按照功能將整個(gè)電路劃分為若干個(gè)功能模塊，再對(duì)每個(gè)功能模塊進(jìn)行劃分，使每個(gè)小模塊對(duì)應(yīng)一個(gè)單元。我們通常采用自上而下的設(shè)計(jì)思路，即從最小模塊到整個(gè)電路的版圖設(shè)計(jì)需要建立多個(gè)設(shè)計(jì)單元。這個(gè)設(shè)計(jì)方法有許多優(yōu)點(diǎn)，其中最重要的優(yōu)點(diǎn)就是：當(dāng)設(shè)計(jì)的某個(gè)模塊出現(xiàn)錯(cuò)誤需要修改時(shí)，只需要在下一層修改該單元，上一層凡是有該單元的就都修改過來了，不需要逐一在上單元中做修改。這樣使得電路的結(jié)構(gòu)更加嚴(yán)謹(jǐn)，層次分明。 版圖檢查 1. DRC 驗(yàn)證 這一步是對(duì)版圖的設(shè)計(jì)規(guī)則進(jìn)行檢查。在畫版圖的時(shí)候要不時(shí)的對(duì)版圖進(jìn)行DRC 檢查 ，并及時(shí)進(jìn)行修改，因?yàn)樵谧?DRC 的修改時(shí)往往會(huì)改變版圖的尺寸大小。如果畫完整個(gè)版圖，各個(gè)模塊的相對(duì)位置已經(jīng)確定，這時(shí)再進(jìn)行 DRC 驗(yàn)證，可能會(huì)牽一發(fā)而動(dòng)全身，使得整個(gè)版圖都要餞行修改。運(yùn)行 DRC 時(shí)，程序就會(huì)按照DIVA 規(guī)則檢查文件運(yùn)行，當(dāng)發(fā)現(xiàn)錯(cuò)誤時(shí)，在出錯(cuò)的地方標(biāo)上記號(hào)，并做出具體的解釋。我們就可以根據(jù)它的提示進(jìn)行錯(cuò)誤修改。 2. 執(zhí)行 EXT 這一步主要是對(duì)版圖進(jìn)行電路拓?fù)浣Y(jié)構(gòu)，元件及器件參數(shù)的提取。 DRC 驗(yàn)證只是對(duì)版圖的幾何圖形進(jìn)行檢查，要檢查電路原理圖中的錯(cuò)誤則需要用到Cadence 軟件所提供的 Extract 和 LVS 兩種工具。 Extract 是系統(tǒng)根據(jù)工藝文件和版圖提取版圖的電路特性，即辨認(rèn)版圖中的器件，如： NMOS 管， PMOS 管，電容和電阻等。提取后的電路將以 Extracted 的文件形式保存到庫中。 3. LVS 驗(yàn)證 這一步主要是對(duì)版圖或者電路原理圖進(jìn)行修改，是各個(gè)元件和它們之間的連接關(guān)系一一對(duì)應(yīng)。即把上一步提取所得到的 Extracted 的文件與 Schematic 視圖中的電路原理圖進(jìn)行對(duì)比，檢查它們之間的關(guān)系是否正確。 寄生參數(shù)的提取和后仿真 在制作實(shí)際電路的過程中，通常會(huì)產(chǎn)生三種寄生參數(shù)：寄生電容 （主要由金屬連線和摻雜引起），寄生電阻（主要由金屬和多晶硅的布局引起）和寄生電感。其中，寄生電容是影響電路性能的主要因素。這三種寄生參數(shù)會(huì)給電路帶來以下影響： 引入噪聲，影響電路的穩(wěn)定性和可靠性。 增加電路的傳輸延遲，影響電路的工作速度。 版圖的整體檢查 這一步主要是在電路的外圍做焊盤和保護(hù)環(huán)。焊盤作為電路的輸入輸出并用于測試，而保護(hù)環(huán)則用來連接對(duì)地的 PAD，并起到隔離襯底噪聲的作用。 完成版圖 經(jīng)過檢查確認(rèn)版圖設(shè)計(jì)正確無誤后，就可以生成 GDSII 或 CIF 文件。芯片制造商會(huì)根據(jù)生成的 GDSII 或 CIF 文 件制作掩膜版，進(jìn)而制造芯片。 編輯版圖 版圖編輯工作是在 Virtuoso 工具中進(jìn)行的。我們首先建立版圖單元；為了減少工作量，我們可以建立底層單元，這樣在整個(gè)版圖的編輯過程中就可以調(diào)用大曾單元；然后我們建立單管的版圖編輯單元，在調(diào)用時(shí)只需按不同的管子修改參數(shù)即可，這樣即便出錯(cuò)也容易修改。 建立版圖單元 圖 建立版圖單元 在自己所建的庫中建立版圖編輯單元 layout 單元，如圖 所示。 建立底層單元 在自己的庫中建立 4 個(gè)下層單元，以方便版圖的整體編輯。 1. 建立 NMOS 管的底層版圖單 元，如圖 所示： 圖 建立 NMOS 管的底層單元 在系統(tǒng)的庫中調(diào)出 NMOS 管的版圖，保存在所建的 layoutnmos 單元中，如圖： 圖 管的版圖 2. 建立 PMOS 管的底層版圖單元，如圖 所示： 圖 建立 PMOS 管的底層單元 在系統(tǒng)的庫中調(diào)出 PMOS 管的版圖，保存在所建的 layoutpmos 單元中，如圖： 圖 管的版圖 3. 建立電阻的底層版圖單元，如圖 所示： 圖 建立電阻的底層單元 在系統(tǒng)的庫中調(diào)出電阻的版圖，保存在所建的 layoutres 單元 中，如圖 ： 圖 電阻的版圖 4. 建立電