【文章內(nèi)容簡介】 初值都需要進(jìn)行直流校正。加速度較小時，重力加速度的影響較穩(wěn)定，可以獲取準(zhǔn)確的參考值。將芯片水平放置在地表面上，此時加速度為 0g，讀取的輸出值即為加速度為 0g 時的輸出電壓。將加速度計旋轉(zhuǎn) 90176。，加速度為 1g，讀取輸出值。再旋轉(zhuǎn) 180176。，加速度為 1g，再次讀取輸出值。則采用式（ 31）便可得到比較準(zhǔn)確的靈敏度。 靈敏度 =（ 1g 讀 數(shù) （ 1g 讀數(shù)）） / 2 V/g……………………… 式 （ 31） 這樣做的優(yōu)點(diǎn)在于軸上信號與角度余弦值成正比，因而加速度計未對齊帶來的誤差不是很大 [17]。例如，當(dāng)方向偏差為 5176。時，測量結(jié)果只會產(chǎn)生 %的誤差。 鍵相測量 鍵相測量可以 確定出振動 信號 的相位角 和軸承轉(zhuǎn)速 ，用于軸的動平衡分析以及設(shè)備的故障分析與診斷等方面。 旋轉(zhuǎn)機(jī)械中相位的定義是指基頻 (以轉(zhuǎn)子轉(zhuǎn)速為頻率 )信號對于轉(zhuǎn)軸上某一確定相位標(biāo)志之間的相位差。這里的確定標(biāo)記在工程上通常是鍵相槽位置 。 對于所有旋轉(zhuǎn)機(jī)械而言，都需要監(jiān)測旋轉(zhuǎn)機(jī)械軸的轉(zhuǎn)速，轉(zhuǎn)速是衡 量機(jī)器正常運(yùn)轉(zhuǎn)的一個重要指標(biāo) [18]。 同時，為了實(shí)現(xiàn)振動信號的整周期采樣，轉(zhuǎn)速測量也是不可或缺的。 測量原理 旋轉(zhuǎn)機(jī)械振動測試中，一般是通過在旋轉(zhuǎn)機(jī)械的軸上開一凹槽或凸槽，然后裝上信號傳感器，如 圖 312 所示，便可以測得原始鍵相信號。鍵相信號是一個脈沖信號，通過它的測量便可實(shí)現(xiàn)對轉(zhuǎn)速的測量。檢測鍵相槽位置所使用的傳感器一般是電渦流傳感器。 圖 312 鍵相測量原理 Fig 312 Key phase measurement diagram 第三章 無線監(jiān)測單元設(shè)計 鍵相槽可以采用凹槽或者凸槽，當(dāng)這個鍵相槽轉(zhuǎn)動到傳感器探頭安裝位置時，由于探頭與被測面間距突變，傳感器會產(chǎn)生一個脈沖信號， 旋轉(zhuǎn)機(jī)械的轉(zhuǎn)軸 每轉(zhuǎn)一周，就會產(chǎn)生一個脈沖信號， 在一定時間內(nèi)，通過對 脈沖 信號的計數(shù)，可以計算出轉(zhuǎn)軸的轉(zhuǎn)速，也可以通過計算連續(xù)兩個鍵相信號之間的時間間隔來計算出轉(zhuǎn)速。通常大型旋轉(zhuǎn)機(jī)械轉(zhuǎn)軸的轉(zhuǎn)速范圍在 30 轉(zhuǎn) /分 ~18000 轉(zhuǎn) /分之間， 即 連續(xù)兩個脈沖信 號之間的時間間隔為 ~2s 之間。 鍵相槽的尺寸要足夠大，以使產(chǎn)生的脈沖信號峰值不小于 5V（ AP1670 標(biāo)準(zhǔn)不小于 7V）。一般若采用φ φ 8 探頭，鍵相槽寬度應(yīng)大于 ，深度或高度大于 （推薦采用 以上），長度應(yīng)大于 [19]。鍵相槽應(yīng)平行于軸心線，其長度應(yīng)盡量長，以保證當(dāng)轉(zhuǎn)軸發(fā)生軸向串動時，探頭還能對著凹槽或凸槽。當(dāng)機(jī)組各部分有不同的轉(zhuǎn)速產(chǎn)生時，需要有多套鍵相傳感器對其進(jìn)行監(jiān)測，從而為機(jī)組的各部分提供有效的鍵相信號。 預(yù)處理電路 鍵相傳感器產(chǎn)生的信號是不規(guī)則的脈沖信號 ，而且電平高于 FPGA 或處理器的電平，是無法被正常識別的。因此，需要對脈沖信號進(jìn)行預(yù)處理，使其成為較為規(guī)則的方波信號。 預(yù)處理電路如 圖 313 所示。主要由輸入電壓調(diào)節(jié)、光電隔離、信號整形三部分組成。若鍵相傳感器產(chǎn)生的是正向脈沖，則信號端與 KEY+相連， GND 與 KEY相連；反之，則相反。光耦輸入端與輸出端信號實(shí)現(xiàn)完全隔離 [20]。 圖 313 鍵相信號預(yù)處理電路 Fig 313 Key phase pretreatment circuit 電位器 1W 、電阻 1R 、 2R 構(gòu)成了分壓調(diào)節(jié)電路。二極管 1D 對光耦起到反向保護(hù)作用。通過調(diào)節(jié)電位器 1W ，可以使光耦在 輸入電壓 1iVV? 時截止，在 2iVV? 時導(dǎo)通，如圖 314 所示。經(jīng)過整形后得到如 圖 315 所示的規(guī)則方波信號。 第三章 無線監(jiān)測單元設(shè)計 圖 314 光耦的輸出信號 Fig 314 Output signal of optocoupler 圖 315 預(yù)處理電路輸出信號 Fig 315 Output signal of pretreatment circuit 經(jīng)過預(yù)處理之后的脈沖信號變成了 + 的規(guī)則方波信號，與 FPGA 或處理器相連，便可完成脈沖計數(shù)和周期測量，進(jìn)而實(shí)現(xiàn)振動相位檢測和軸承轉(zhuǎn)速的測量，以及對設(shè)備故障的 進(jìn)一步診斷和分析。 振動信號采樣 振動傳感器產(chǎn)生模擬的電壓信號，要成為處理器可識別的數(shù)字信號還需要經(jīng)過信號調(diào)理和 A/D 轉(zhuǎn)換。另外，振動信號的高速采集造成數(shù)據(jù)量十分龐大，為了緩解處理器的壓力，在 A/D 轉(zhuǎn)換器與處理器之間增加數(shù)據(jù)緩沖 FIFO 也是必要的選擇。數(shù)據(jù)緩沖 FIFO 的實(shí)現(xiàn)以及對 A/D 轉(zhuǎn)換器的控制均可由 FPGA 來完成，這些部分共同組成了振動信號采樣控制模塊。 信號調(diào)理電路 由于 A/D 轉(zhuǎn)換器 只能接收一定范圍的模擬信號，而傳感器把非電物理量變換成電信號后，并不一定在這一范圍內(nèi)。 因此， 傳感器輸出的信號有時還必須經(jīng) 放大、濾波、線性化補(bǔ)償、隔離、保護(hù)等措施后，才能送 A/D 轉(zhuǎn)換器 。這一系列的信號操作便稱為信號調(diào)理，用于對傳感器輸出的電壓信號進(jìn)行調(diào)整，使信號適合作為 A/D 轉(zhuǎn)換器的輸入 [21]。 由于本課題選用的振動傳感器芯片 ADXL105 和 ADXL78 的輸出電壓范圍均在 0 ~ 5V 之間，適合作為 A/D 轉(zhuǎn)換器 的輸入信號。因此，該模塊中只對原始電壓信號進(jìn)第三章 無線監(jiān)測單元設(shè)計 行了濾波處理。 濾波電路主要分為兩部分，分別為高通濾波電路和低通濾波電路，它們共同組成了帶通濾波電路。 振動傳感器輸出的電壓信號是疊加在一直流電壓上的交流小信號。在經(jīng)過高通濾波 電路之后，直流分量以及截止頻率以下的分量便被濾除。如 圖 316 所示，為了便于對不同特點(diǎn)的信號進(jìn)行濾波，該濾波電路提供了 3 路不同截止頻率的輸出。這三路輸出信號分別接至邏輯開關(guān)的輸入端，根據(jù) A0A1 的值決定哪路信號選通。 圖 316 高通濾波電路 Fig 316 Highpass filter circuit 經(jīng)過邏輯開關(guān)的電壓信號被再次接入到低通濾波電路，如 圖 317 所示。同樣，低通濾波電路也利用邏輯開關(guān)提供了多達(dá) 8 種截止頻率，以便于根據(jù)信號的不同特點(diǎn)進(jìn)行濾波處理。 圖 317 低通濾波電路 Fig 317 Lowpass fiter circuit 在經(jīng)過以上的濾波電路之后，振 動傳感器的電壓信號已去除直流分量和噪聲信號，其電壓范圍變成 ~ +。 A/D 轉(zhuǎn)換電路 本課題利用 FPGA 控制 2 個 8 路模擬開關(guān) ADG608 選通 16 路模擬電壓信號，作第三章 無線監(jiān)測單元設(shè)計 為 A/D 轉(zhuǎn)換器的輸入信號。 ADG608 的真值表如 表 31 所示。 表 31 ADG608 真值表 Table 31 Truth table of ADG608 A2 A1 A0 EN 選通開關(guān) X 0 0 0 0 1 1 1 1 X 0 0 1 1 0 0 1 1 X 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 無 1 2 3 4 5 6 7 8 利用兩片 ADG608 組成的 16 路模擬開關(guān)如 圖 318 所示。 圖 318 由 2 片 ADG608 組成的 16 路模擬開關(guān) Fig 318 16 Analog Switch constructed by 2 chips of ADG608 當(dāng) CS 線為低電平時，通過 4 位地址線便可以選通開關(guān) 1 ~ 16，其真值表如 表 32所示。 表 32 16 路模擬開關(guān)的真值表 Table 32 Truth table of 16 Analog Switch /CS A3 A2 A1 A0 選通 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 2 3 第三章 無線監(jiān)測單元設(shè)計 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 1 1 1 1 1 1 1 X 0 1 1 1 1 0 0 0 0 1 1 1 1 X 1 0 0 1 1 0 0 1 1 0 0 1 1 X 1 0 1 0 1 0 1 0 1 0 1 0 1 X 4 5 6 7 8 9 10 11 12 13 14 15 16 浮空 A/D 轉(zhuǎn)換器選用 AD9240，其分辨率為 14 位，采樣速率高達(dá) 10MSPS。 片內(nèi)集成高性能、 低噪聲的采樣保持 放大器（ SHA） 和輸出緩沖器，可選擇內(nèi)部或外部基準(zhǔn)電壓源。 AD9240 采用帶有數(shù)字輸出誤差校正的多級差動流水線結(jié)構(gòu)，在寬溫度環(huán)境下工作不會丟碼。 其工作時序圖如 圖 319 所示： 圖 319 時序圖 Fig 319 Timing diagram AD9240 在每個時鐘周期都可以進(jìn)行采樣，但需要 3 個時鐘周期完成整個轉(zhuǎn)換的處理過程，數(shù)據(jù)輸出比采樣時刻晚 3 個時鐘周期。高速高分辨率的 A/D 對輸入采樣時鐘的質(zhì)量要求很高。 Ct 的值不能小于 100nS，而 CHt 和 CLt 不能小于 45nS。在采樣頻率為 10MSPS 時， AD9240 的輸入時鐘需滿足占空比 45%～ 55%的條件。 模擬開關(guān)的輸出接至 AD9240，在 FPGA 的控制下便可以實(shí)現(xiàn)多路模擬信號的采集。由于濾波電路已將直流分量濾除，故此處為交流耦合輸入，電路如 圖 320 所示： 第三章 無線監(jiān)測單元設(shè)計 圖 320 交流耦合輸入 Fig 320 ACCoupled input AD9240 的輸入模擬信號幅度由 VREF 管腳的電壓決定，滿量程輸入幅度為2*VREF。 AD9240 有一個片內(nèi)基準(zhǔn)源，通過不同的管腳連接可選擇基準(zhǔn)為 1V 或 。如果 SENCE 管腳與 REFCOM 管腳相連， VREF 電壓為 。如果 SENCE 管腳與VREF 管腳相連， VREF 電壓為 1V。 AD9240 也可以采用外部基準(zhǔn)源作為參考電平，具體連接不再贅述。 AD9240 的數(shù)字輸出在整個輸入范圍內(nèi)采用正邏輯的自然二進(jìn)制編碼 ， 標(biāo)志位OTR 表示測量數(shù)據(jù)是否溢出有效范圍。如 表 33 所 示。 表 33 輸出數(shù)據(jù)格式 Table 33 Output data format 輸入電壓（ V） 狀態(tài)（ V） 數(shù)字輸出 OTR VINAVINB VINAVINB VINAVINB VINAVINB VINAVINB VREF = VREF = 0 = +VREF 1 LSB ≥ +VREF 00 0000 0000 0000 00 0000 0000 0000 10 0000 0000 0000 11 1111 1111 1111 11 1111 1111 1111 1 0 0 0 1 數(shù)據(jù)緩沖 FIFO 振動信號的高速采集使 A/D 轉(zhuǎn)換器輸出的數(shù)據(jù)流量十分巨大，為了緩解處理器的壓力，需要在 A/D 轉(zhuǎn)換器與處理器之間增加數(shù)據(jù)緩沖 FIFO[22]。將 AD9240 的 14 位并行輸出與 FIFO 的輸入相連，數(shù)據(jù)從 FIFO 輸出后經(jīng)過并行和串行的轉(zhuǎn)換再與處理器的SPI 串行接口相連。如 圖 321 所示： 第三章 無線監(jiān)測單元設(shè)計 圖 321 數(shù)據(jù)緩沖 Fig 321 Data buffer 數(shù)據(jù)緩沖 FIFO 以及并行到串行的轉(zhuǎn)換都可以由 FPGA 完成，本課題中選用了Xilinx 公司 Spartan 3E 系列的 XC3S100E 芯片。 XC3S100E 是一款高性能低價格的可編程邏輯器件 （ FPGA） ，具有豐富的邏輯單元和存儲單元，其內(nèi)部的 Block Ram 可以配置為大小不同的各種類型存儲器，如單口RAM、雙口 RAM 和同步 FIFO，其中 FIFO 更適合作為采樣數(shù)據(jù)高速寫入的存儲器。FIFO 具有 兩 套數(shù)據(jù)線而無地址線，可在其一端寫操作而在另一端進(jìn)行讀操作，數(shù)據(jù)在其中順序移動 [23]。外部時鐘源直接輸入到 FPGA，經(jīng) DCM 分頻后作為 FIFO 和 ADC的時鐘源。采用 FIFO 構(gòu)成高速 A/D 采樣緩存時，由于轉(zhuǎn)換速度比較快，對時序配置要求非常嚴(yán)格，如果兩者時序關(guān)系配合不當(dāng)， 就會發(fā)生數(shù)據(jù)存儲出錯或者掉數(shù)。 本課 題設(shè)計的 FPGA 核心板包括 XC3S100E、 AD9240 等主要器件，以及時鐘、電源、調(diào)試相關(guān)的電路和器件。實(shí)物圖如 圖 322 所示： 圖 322 FPGA 核心板 Fig 322 FPGA core board AD9240 FIFO D0…D13 串行轉(zhuǎn)換 D0…D13 SPI