【文章內(nèi)容簡(jiǎn)介】 碼法完成片選時(shí) ， 高端的 4條地址線不是直接和芯片的片選端直接相連 ， 而是通過一個(gè)譯碼器 ， 將譯碼器的輸出連到存儲(chǔ)器芯片的片選端 。 存儲(chǔ)器地址與片選信號(hào) 局部譯碼法 如果不要求提供 CPU可直接尋址的全部存儲(chǔ)單元 ， 而用線選法地址線又不夠用時(shí) ， 雖然可用全譯碼法 ， 但為了簡(jiǎn)化地址譯碼邏輯 ， 可采用局部譯碼法 。 該方法只對(duì)部分高位地址總線進(jìn)行譯碼 ， 以產(chǎn)生片選信號(hào) ， 剩余高位線或空著 ， 或直接用作其他存儲(chǔ)芯片的片選控制信號(hào) 。 所以 ， 它是介于全譯碼法和線選法之間的一種選址方法 。 例如 ， 某存儲(chǔ)體只需16KB存儲(chǔ)容量 ， 若采用 2KB存儲(chǔ)芯片構(gòu)成 ， 則共需要 8片 。這時(shí)可采用局部譯碼法 ， 即用 A15~A13作譯碼 ， 通過 3— 8譯碼器譯碼輸出作為 8個(gè)存儲(chǔ)芯片的片選信號(hào) ， A1 A12空著 ，A10~A0作為存儲(chǔ)芯片的片內(nèi)地址線 。 存儲(chǔ)器與 CPU的連接 需注意的問題 （ 1） 地址線的連接 存儲(chǔ)芯片容量不同 ， 其地址線數(shù)也不同 ， 而 CPU的地址線數(shù)往往比存儲(chǔ)芯片的地址線數(shù)要多 。 通常總是將 CPU地址線的低位與存儲(chǔ)芯片的地址線相連 。 CPU地址線的高位或作存儲(chǔ)芯片擴(kuò)充時(shí)用 ， 或作其他用法 ， 如作片選信號(hào)等 。 例如 ， 設(shè)CPU地址線為 16位 A15~A0， 1K 4位的存儲(chǔ)芯片僅有 10根地址線 A9~A0， 此時(shí) ， 可將 CPU的低位地址 A9~A0與存儲(chǔ)芯片地址線 A9~A0相連 。 （ 2） 數(shù)據(jù)線的連接 同樣 ， CPU的數(shù)據(jù)線數(shù)與存儲(chǔ)芯片的數(shù)據(jù)線數(shù)也不一定相等 。此時(shí) ， 必須對(duì)存儲(chǔ)芯片進(jìn)行位擴(kuò)展 ， 使其數(shù)據(jù)位數(shù)與 CPU的數(shù)據(jù)線數(shù)相等 。 然后 CPU相應(yīng)的數(shù)據(jù)線連接到存儲(chǔ)器芯片相應(yīng)的數(shù)據(jù)線 。 存儲(chǔ)器與 CPU的連接 需注意的問題 （ 3） 讀 /寫命令線的連接 CPU讀 /寫命令線一股可直接與存儲(chǔ)芯片的讀 /寫控制端相連 ，通常高電平為讀 ， 低電平為寫 。 有的 CPU讀 /寫控制線為兩個(gè)信號(hào) ， 如 8086CPU， 讀信號(hào)為 RD， 寫信號(hào)為 WR， 都為低有效 ， 這時(shí)應(yīng)分別連到存儲(chǔ)器芯片的讀和寫控制端 。 （ 4） 片選線的連接 片選信號(hào)的連接是 CPU與存儲(chǔ)芯片正確工作的關(guān)鍵 。 由于存儲(chǔ)器是由許多存儲(chǔ)芯片疊加組成的 ， 哪一片被選中完全取決于該存儲(chǔ)芯片的片選控制端 CS是否能接收到來自 CPU的片選有效信號(hào) 。 存儲(chǔ)器與 CPU的連接 需注意的問題 （ 5） CPU總線的帶負(fù)載能力 在小型系統(tǒng)中 ， CPU總線的負(fù)載能力是可以驅(qū)動(dòng)存儲(chǔ)器系統(tǒng)的 ， 故 CPU可直接與存儲(chǔ)器相連 。 而在較大的系統(tǒng)中 ， 當(dāng)CPU和大容量的標(biāo)準(zhǔn) ROM、 RAM一起使用 ， 或擴(kuò)展成一個(gè)多插件系統(tǒng)時(shí) ， 就必須接入緩沖器或總線驅(qū)動(dòng)器來增加 CPU總線的驅(qū)動(dòng)能力 。 （ 6） 存儲(chǔ)器與 CPU之間的速度匹配 CPU對(duì)存儲(chǔ)器進(jìn)行讀操作時(shí) ， CPU發(fā)出地址和讀命令后 ， 存儲(chǔ)器必須在限定時(shí)間內(nèi)給出有效數(shù)據(jù) 。 而當(dāng) CPU對(duì)存儲(chǔ)器進(jìn)行寫操作時(shí) ， 存儲(chǔ)器必須在寫脈沖規(guī)定的時(shí)間內(nèi)將數(shù)據(jù)寫入指定存儲(chǔ)單元 ， 否則就無法保證迅速準(zhǔn)確地傳送數(shù)據(jù) 。 因此 ，當(dāng)存儲(chǔ)器速度跟不上 CPU時(shí)序時(shí) ， 則系統(tǒng)應(yīng)考慮插入等待周期 TW， 以解決存儲(chǔ)器與 CPU之間的速度匹配問題 。 存儲(chǔ)器與 CPU的連接 連接實(shí)例 設(shè) CPU有 16根地址線 ， 8根數(shù)據(jù)線 ， 并用作為訪存控制信號(hào)（ 低電平有效 ） ， 用作讀 /寫控制信號(hào) （ 高電平為讀 ， 低電平為寫 ） 。 現(xiàn)有下列存儲(chǔ)芯片： 1K 4位 RAM； 4K 8位RAM； 8K 8位 RAM； 2K 8位 ROM； 4K 8位 ROM；8K 8位 ROM及 74LS138譯碼器和各種門電路 。 畫出 CPU與存儲(chǔ)器的連接圖 。 要求： ① 主存地址空間分配 6000H～ 67FFH為系統(tǒng)程序區(qū)； 6800H～ 6BFFH為用戶程序區(qū)； ② 合理選用上述芯片 ， 說明各選幾片 ？ ③ 詳細(xì)畫出存儲(chǔ)芯片的片選邏輯圖 。 存儲(chǔ)器與 CPU的連接 連接實(shí)例 要完成上述要求的存儲(chǔ)器擴(kuò)展，具體步驟如下： 第一步：先將 16 進(jìn)制地址寫成二進(jìn)制地址碼，以確定每一種存儲(chǔ)芯片的容量。 A 15 A 14 A 13 A 12 A 1 1 A 10 A 9 A 8 A 7 A 6 A 5 A 4 A 3 A 2 A 1 A 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 ?? 系統(tǒng)程序區(qū) 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 ?? 用戶程序區(qū) 0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 存儲(chǔ)器與 CPU的連接 連接實(shí)例 第二步：根據(jù)地址范圍確定存儲(chǔ)容量 ， 根據(jù)在系統(tǒng)中的功能確定需選擇的芯片類型 。 因?yàn)橄到y(tǒng)程序區(qū)的地址范圍為 6000H～ 67FFH， 所以容量為2K 8位 ， 應(yīng)選擇 2K 8的 ROM芯片；用戶程序區(qū)的地址范圍為 6800H～ 6BFFH， 所以容量為 1K 8， 應(yīng)選擇 2片 1K 4的 RAM芯片 。 第三步：分配 CPU的地址線 。 將 CPU的低 11位地址線 A10～ A0與 2K 8位的 ROM地址線相連；將 CPU的低 10位地址線 A9～ A0與 2片 1K 4位的 RAM地址線相連 。 剩下的高位地址線與訪存控制信號(hào)共同產(chǎn)生存儲(chǔ)器芯片的片選信號(hào) 。 存儲(chǔ)器與 CPU的連接 連接實(shí)例 第四步：片選信號(hào)的形成 由題目給出的 74LS138譯碼器輸入邏輯關(guān)系可知 ， 當(dāng) G1為高電平 、 為低電平時(shí) ， 74LS138處于工作狀態(tài) 。 由于 A15為低電平 ， A14為高電平 ， 所以將 A14與 G1相連 ， A15與相連 ， 低有效 ， 所以與相連 ， 這樣滿足了三個(gè)控制端的要求 。 A1A1 A11分別與 74LS138的 C、 B、 A端相連 ， 其中輸出端有效時(shí)選中 ROM芯片 ， 與 A10同時(shí)有效為低電平時(shí) ， 選中 2片RAM芯片 。 ROM芯片的接地端為 /progr， 讀出時(shí)低電平有效 。RAM芯片的讀 /寫控制端與 CPU的讀 /寫命令信號(hào)相連 。 ROM芯片的 8根數(shù)據(jù)線為單向的 ， 分別與 CPU的數(shù)據(jù)線 D7～ D0相連 ， 2片 RAM芯片的數(shù)據(jù)線分別與數(shù)據(jù)總線的高 4位和低 4位雙向相連 。 CPU與存儲(chǔ)器的連接圖如右圖所示 。 ABCG2 AG1G2 BY4Y52 K 8R O M1 K 4R A M1 K 4R A MA0A9A1 0D0D3?D4D7?? ?D7D0? ? ?A1 0A0A0A9A0A9D7D4D3D0? ?W RM R E QA1 1A1 2A1 3A1 5A1 4 雙端口存儲(chǔ)器和并行存儲(chǔ)器 雙端口存儲(chǔ)器 并行主存儲(chǔ)器 退出 雙端口存儲(chǔ)器 常規(guī)存儲(chǔ)器是單端口存儲(chǔ)器，每次只接收一個(gè)地址，訪問一個(gè)存儲(chǔ)單元，從中讀取或?qū)懭胍粋€(gè)字節(jié)或一個(gè)字。主存儲(chǔ)器是信息交換的中心，一方面 CPU頻繁地與主存交換信息，另一方面外設(shè)也較頻繁地與主存交換信息，而單端口存儲(chǔ)器每次只能接受一個(gè)訪存者，或是讀或是寫，這就影響了工作速度。為此，在某些系統(tǒng)中使用雙端口存儲(chǔ)器。 另外，在多機(jī)系統(tǒng)中常采用雙端口存儲(chǔ)器甚至多端口存儲(chǔ)器作為各 CPU的共享存儲(chǔ)器，實(shí)現(xiàn)多 CPU之間的通信。 雙端口存儲(chǔ)器 如右圖所示： 地 址 寄 存 器 地 址 寄 存 器譯 碼 器 譯 碼 器存 儲(chǔ) 體地 址 A 地 址 B數(shù) 據(jù) A 數(shù) 據(jù) B 并行主存儲(chǔ)器 常規(guī)的主存儲(chǔ)器是單體單字存儲(chǔ)器，只包含一個(gè)存儲(chǔ)體。在高速的計(jì)算機(jī)中，普通采用并行主存系統(tǒng)，即在一個(gè)主存周期內(nèi)可以并行讀出多個(gè)字，依靠整體信息吞吐率的提高，以解決 CPU與主存之間的速度匹配問題。 并行主存有單體多字方式和多體并行和多體交叉方式 。 1．單體多字尋址方式 單體多字尋址方式是指多個(gè)并行工作的存儲(chǔ)器共有一套地址寄存器和譯碼電路，按同一地址并行地訪問各自的對(duì)應(yīng)單元。例如： CPU送出地址 A，則Ｎ個(gè)存儲(chǔ)器中的所有 A單元同時(shí)被選中。假設(shè)每個(gè)存儲(chǔ)器的字長(zhǎng)為 w位，則同時(shí)訪問Ｎ W位。也可以將這 N個(gè)存儲(chǔ)器看作一個(gè)大存儲(chǔ)器．一次訪問 N個(gè)字，故稱為單體多字方式 。如右圖所示。 W 位 W 位 ? ? W 位M0Mn 1M1? ?地 址 譯 碼M A RM D R 多體存儲(chǔ)器的尋址方式 N個(gè)并行的存儲(chǔ)器具有各自的地址寄存器、讀 /寫電路和數(shù)據(jù)寄存器，稱為存儲(chǔ)模塊。它們能各自以同等的方式與 CPU傳遞信息，每個(gè)存儲(chǔ)體容量相等，它們既能同時(shí)工作又獨(dú)立編址，這就是多體方式。 如右圖所示。 地 址 譯 碼M A RM0M D R地 址 譯 碼M A RM0M D R地 址 譯 碼M A RM0M D R模 塊 號(hào) 塊 內(nèi) 地 址 ??? 多體交叉尋址方式 多體交叉是多體存儲(chǔ)器的另一種組成形式，各存儲(chǔ)體的編址采用交叉編址方式，即同一存儲(chǔ)體中的地址是不連續(xù)的。主存地址寄存器的低位部分經(jīng)譯碼后選擇不同的存儲(chǔ)體，而高位部分則指向存儲(chǔ)體內(nèi)的存儲(chǔ)字。 現(xiàn)在以一個(gè)四體交叉存儲(chǔ)器的組織形式為例說明交叉編址方式 ， 如右圖所示 。 C P U存 儲(chǔ) 器 控 制 器 件07362514M 3M 2M 1M 0 高速緩沖存儲(chǔ)器 高速緩沖存儲(chǔ)器的工作原理 地址映像與變換方法 替換策略 Cache的寫操作策略 退出 高速緩沖存儲(chǔ)器的工作原理 高速緩沖存儲(chǔ)器可以提高 CPU訪問存儲(chǔ)器時(shí)的存取速度，減少處理器的等待時(shí)間，使程序員能使用一個(gè)速度與 CPU相當(dāng)而容量與主存相當(dāng)?shù)拇鎯?chǔ)器。所以，這種方法對(duì)提高整個(gè)處理器的性能將起到非常重要的作用，比使全部主存都達(dá)到與 CPU同樣的速度要經(jīng)濟(jì)的多。 Cache的全部功能由硬件實(shí)現(xiàn)，并且對(duì)程序員來說是“透明”的，程序員不需要明確知道高速緩沖存儲(chǔ)器的存在。 Cache的存在，使得程序員面對(duì)一個(gè)既有 Cache速度，又有主存容量的存儲(chǔ)系統(tǒng)。 CPU不僅和與 Cache相連，而且和主存之間也要保持通路。 Cache和主存與 CPU的關(guān)系 如右圖所示。 中 央 處 理 器C a c h eC a c h e主 存 外 存C P U M 1 M 2 M 3 程序局部性原理 對(duì)大量典型程序運(yùn)行情況的分析結(jié)果表明，在一個(gè)較短的時(shí)間內(nèi)，由程序使用的地址往往集中在存儲(chǔ)器邏輯地址空間的很小范圍內(nèi)。 這種在一個(gè)較小時(shí)間間隔內(nèi)，程序所要用到的指令或數(shù)據(jù)的地址往往集中在一個(gè)局部區(qū)域內(nèi)，因而對(duì)局部范圍內(nèi)的存儲(chǔ)器地址頻繁訪問，而對(duì)此范圍外的地址則訪問甚少的現(xiàn)象稱為程序訪問的局部性原理。 如果把正在執(zhí)行的指令地址附近的一小部分指令或數(shù)據(jù) ， 即當(dāng)前最活躍的程序或數(shù)據(jù)從主存成批調(diào)入 Cache， 供 CPU在一段時(shí)間內(nèi)隨時(shí)使用 ， 就一定能大大減少 CPU訪問主存的次數(shù) ， 從而加速程序的運(yùn)行 。 Cache工作原理 在 Cache存儲(chǔ)系統(tǒng)中，把 Cache和主存儲(chǔ)器都劃分成相同大小的塊，因此，主存地址由塊號(hào) B和塊內(nèi)地址 W兩部分組成。同樣， Cache的地址也由塊號(hào) b和塊內(nèi)地址 w組成。 Cache的基本工作原理如右圖所示 。 主 存 — — C a c h e地 址 變 換C a c h e替 換 策 略塊 號(hào) b 塊 內(nèi) 地 址 w塊 號(hào) B 塊 內(nèi) 地 址 W主 存 儲(chǔ) 器 地 址 ， 來 自 C