fpgacpld器件(編輯修改稿)
2025-01-15 19:02 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 5． Flash型 FPGA/CPLD的編程元件 邊界掃描電路結(jié)構(gòu) 為了解決超大規(guī)模集成電路（ VLSI）的測(cè)試問(wèn)題，自 1986年開(kāi)始， IC領(lǐng)域的專家成立了“聯(lián)合測(cè)試行動(dòng)組”（ JTAG， Joint Test Action Group），并制定出了 IEEE （ BST， Boundary Scan Test）技術(shù)規(guī)范 邊界掃描測(cè)試技術(shù) 引 腳 描 述 功 能 TDI 測(cè)試數(shù)據(jù)輸入 (Test Data Input) 測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在 TCK的上升沿移入。 TDO 測(cè)試數(shù)據(jù)輸出 (Test Data Output) 測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在 TCK的下降沿移出。如果數(shù)據(jù)沒(méi)有被移出時(shí)，該引腳處于高阻態(tài)。 TMS 測(cè)試模式選擇 (Test Mode Select) 控制信號(hào)輸入引腳，負(fù)責(zé) TAP控制器的轉(zhuǎn)換。 TMS必須在 TCK的上升沿到來(lái)之前穩(wěn)定。 TCK 測(cè)試時(shí)鐘輸入 (Test Clock Input) 時(shí)鐘輸入到 BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。 TRST 測(cè)試復(fù)位輸入 (Test Reset Input) 低電平有效，異步復(fù)位邊界掃描電路 (在 IEEE規(guī)范中，該引腳可選 )。 邊界掃描 IO引腳功能 邊界掃描數(shù)據(jù)移位方式 FPGA/CPLD的編程與配置 未編程前先焊接安裝 ? 減少對(duì)器件的觸摸和損傷 ? 不計(jì)較器件的封裝形式 系統(tǒng)內(nèi)編程 ISP ? 樣機(jī)制造方便 ? 支持生產(chǎn)和測(cè)試流程中的修改 在系統(tǒng)現(xiàn)場(chǎng)重編程修改 ? 允許現(xiàn)場(chǎng)硬件升級(jí) ? 迅速方便地提升功能 ISP功能提高設(shè)計(jì)和應(yīng)用的靈活性 下載接口引腳信號(hào)名稱 引腳 1 2 3 4 5 6
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