【文章內(nèi)容簡介】 令集 ， 有簡單快速的指令 ， 也有復雜的多周期指令 ， 符合HLL（ high level language） 簡單的單周期指令 ， 在匯編指令方面有相應的 CISC微代碼指令 高級語言支持 硬件完成 軟件完成 尋址模式 復雜的尋址模式 ， 支持內(nèi)存到內(nèi)存尋址 簡單的尋址模式 ， 僅允許 LOAD和STORE指令存取內(nèi)存 ， 其它所有的操作都基于寄存器到寄存器 控制單元 微碼 直接執(zhí)行 寄存器數(shù)目 寄存器較少 寄存器較多 34 影響 CPU性能的因素：流水線、超標量和緩存 流水線技術(shù) ：幾個指令可以并行執(zhí)行（ 使指令的執(zhí)行速度或數(shù)據(jù)的處理速度更快， 克服早期計算機指令執(zhí)行和數(shù)據(jù)處理串行進行產(chǎn)生的處理器閑置時間的弊端 ） 提高了 CPU的運行效率 內(nèi)部信息流要求通暢流動 取指 分析 執(zhí)行 譯碼 取指 執(zhí)行 add 譯碼 取指 執(zhí)行 sub 譯碼 取指 執(zhí)行 cmp 時間 Add Sub Cmp △ t 2△ t 3△ t 4△ t 5△ t 流水線 ：在 CPU中把一條指令分解成多個可單獨處理的操作，使每個操作在一個專門的硬件站（ stage） 上執(zhí)行，這樣一條指令需要順序地經(jīng)過流水線中多個站的處理才能完成，但是前后相連的幾條指令可以依次流入流水線中，在多個站間重疊執(zhí)行，因此可以實現(xiàn)指令的并行處理。 35 指令流水線 —以 ARM為例 ? 為增加處理器指令流的速度， ARM7 系列使用 3級流水線。 允許多個操作同時處理，比逐條指令執(zhí)行要快。 ? PC指向正被取指的指令，而非正在執(zhí)行的指令。 Fetch Decode Execute 從存儲器中讀取指令 解碼指令中用到的寄存器 寄存器讀（從寄存器 Bank） 移位及 ALU操作 寄存器寫（到寄存器 Bank ） PC PC PC 4 PC2 PC 8 PC 4 ARM Thumb 36 最佳流水線 ? 該例中用 6個時鐘周期執(zhí)行了 6條指令。 ? 所有的操作都在寄存器中（單周期執(zhí)行）。 ? 指令周期數(shù) (CPI) = 1。 操作 周期 1 2 3 4 5 6 ADD SUB MOV AND ORR EOR CMP RSB Fetch Decode。 Fetch Execute Decode Fetch Execute Decode Fetch Execute Decode Fetch Fetch Execute Decode Execute Decode Fetch Execute Decode Fetch 37 流水線能夠正常工作的條件：任意時刻，每一級所使用的硬件必須能獨立操作，不能多級同時占用同一硬件資源。 在正常情況下，每條指令都被劃分成這樣 3個時鐘周期來完成，即指令執(zhí)行時間（ Latency）是 3周期。 流水線的執(zhí)行使得程序計數(shù)器 PC必須在當前指令取指前計數(shù)。對于 ARM處理器的 3級流水線，以當前 PC取指后， PC值會增加為 PC＋ 4。 圖 ARM 單周期指令的多級流水線操作取 指 譯 碼 執(zhí) 行 a d d取 指 譯 碼譯 碼取 指執(zhí) 行 s u b執(zhí) 行 c m pa d d r 0 , r 1 , 5s u b r 2 , r 3 , r 6c m p r 2 , 3時 間38 超標量執(zhí)行 超標量 ：配置多個執(zhí)行部件和指令譯碼電路，能同時執(zhí)行多條 指令。 超標量執(zhí)行 ：超標量 CPU采用多條流水線結(jié)構(gòu)。 執(zhí)行 1 預取 指令 CACHE 譯碼 2 譯碼 1 執(zhí)行 2 執(zhí)行 1 預取 譯碼 2 譯碼 1 執(zhí)行 2 流水線1 流水線2 數(shù)據(jù) 借助硬件資源重復 (例如有兩套譯碼器和 ALU等 )來實現(xiàn)空間的并行操作 39 高速緩存（ CACHE） 為什么采用高速緩存 微處理器的時鐘頻率比內(nèi)存速度提高快得多，高速緩存可以提高內(nèi)存的平均性能。 高速緩存的工作原理 依據(jù) ：程序和數(shù)據(jù)訪問的局部性原理。 高速緩存是一種小型、快速的存儲器，它保存部分主存內(nèi)容的拷貝。 CPU 高速緩存控制器 CACHE 主存 數(shù)據(jù) 數(shù)據(jù) 地址 Cache的設(shè)計思想 ： 把在一段時間內(nèi)、一定地址范圍中被頻繁訪問的信息集合，成批地從主存中讀到一個能 高速存取的小容量存儲器 中存放起來 ,供程序在這段時間內(nèi)隨時使用，從而減少或不再去訪問速度較慢的主存，以加快程序的運行速度。 Cache的組成和工作原理標志 塊號 塊內(nèi)地址主存地址主存塊號 塊內(nèi)地址C a c h e標記C a c h e地址比較器替換算法C a c h e數(shù)據(jù) 去 C P U來自 C P U不命中命中C a c h e滿訪數(shù)據(jù)修改標記訪標記NO40 以 CPU為核心看 ， 將 CPU直接參與的事件稱為 同步事件 ， CPU未直接參與的稱為 異步事件 。 cache的操作都是同步的 ，但是如果在寫一個外部設(shè)備的驅(qū)動時為了減少 CPU的參與 ,用 DMA來搬移數(shù)據(jù) ，那么 DMA搬移數(shù)據(jù)這個事件便是異步事件 。 圖 1中 ， RAM內(nèi)存從地址 0x00000000到0x000ffffff 1M范圍內(nèi)的內(nèi)容全部被調(diào)入 cache中 。 現(xiàn)假定外部設(shè)備有新的數(shù)據(jù)到來并發(fā)生了中斷 ， CPU在設(shè)定完 DMA控制器后繼續(xù) 其工作 ， DMA根據(jù)設(shè)定將 1M的新數(shù)據(jù)裝入 RAM中并通知 CPU新的數(shù)據(jù)到了 。 (此時 ， 出現(xiàn)數(shù)據(jù)不一致 ) 當 CPU要對新的數(shù)據(jù)操作時 ， 因為此外部設(shè)備的數(shù)據(jù)被存放在從 0x00000000開始的 RAM中， 而此段數(shù)據(jù)又恰好被 cache命中 ， 那么 CPU將直接訪問 cache中的數(shù)據(jù) ， 可是 cache中的數(shù)據(jù)并非剛剛得到的新數(shù)據(jù) 。 CPU并不知道此時 cache中的數(shù)據(jù)已經(jīng)過時 。 解決的辦法： 在 CPU訪問異步事件控制的數(shù)據(jù) 前 一定要強行刷新 cache中的內(nèi)容 ；反 之， 從內(nèi)存到外部設(shè)備搬移數(shù)據(jù)前一定要回寫內(nèi)存 。 一般 CPU都提供了 cache的刷新和回寫機制，甚至有的 CPU還有 cache保護（即強制其不要對某一范圍內(nèi)的內(nèi)存使用 cache機制）。 CACHE刷新與回寫 DMA參與操作情況下的 cache操作 41 ◆ 總線是計算機中各模塊傳輸信息的 公共信號線集合 。 為各模塊間 ， 甚至模塊各部件之間提供公共的 、 標準化的信息通路 。 ◆ 總線的特點在于其 公用性 (即它可以同時掛接多個模塊或設(shè)備， 作為所有掛接模塊或設(shè)備公用的信號載體 )。 總線 在同一時刻 ， 只能允許一對模塊或設(shè)備進行信息交換 。 當有多個模塊或設(shè)備需要同時使用總線進行信息傳輸時 ， 只能采用 分時方式 ，并且要對總線使用的 優(yōu)先權(quán) 進行 仲裁管理 。 ◆ 總線結(jié)構(gòu)包括： 傳輸信息的 傳輸線路 和 總線控制邏輯 ◆ 嵌入式系統(tǒng)采用總線結(jié)構(gòu)有以下優(yōu)點： 總線和總線橋 ⑴ 簡化了系統(tǒng)結(jié)構(gòu)。 ⑵ 優(yōu)化了硬件和軟件設(shè)計。 ⑶ 便于系統(tǒng)的擴充和更新。 概述? 總線是 CPU與 存儲器 和 設(shè)備 通信的機制，是計算機各部件之間傳送數(shù)據(jù)、地址和控制信息的公共通道 。片內(nèi)總線或內(nèi)部總線：連接CPU 內(nèi)部各主要功能部件片內(nèi)總線或內(nèi)部總線：連接CPU 內(nèi)部各主要功能部件片外總線： CP U與存儲器（ RAM 和 RO M）和 I/O 接口之間進行信息交換的通道片外總線： CP U與存儲器（ RAM 和 RO M）和 I/O 接口之間進行信息交換的通道數(shù)據(jù)總線 Dbus數(shù)據(jù)總線 Dbus地址總線 Abus地址總線 Abus控制總線 Cbus控制總線 Cbus總線分類42 存儲器系統(tǒng)的層次結(jié)構(gòu) 寄存器 高速緩存SRAM 主存儲器DRAM 本地存儲器 Flash、ROM、磁盤 網(wǎng)絡(luò)存儲器 Flash、ROM、磁盤 時鐘周期 0 1—10 50—100 20220000 43 存儲器系統(tǒng) RAM：隨機存取存儲器， SRAM：靜態(tài)隨機存儲器， DRAM：動態(tài)隨機存儲器 1） SRAM比 DRAM快 2） SRAM比 DRAM耗電多 3） DRAM存儲密度比 SRAM高得多 4） DRAM需要周期性刷新 ROM：只讀存儲器 FLASH：閃存 1FL A S H? NOR 和 N A N D 是現(xiàn)在市場上兩種主要的非易失閃存技術(shù)。? Intel 于 1988 年首先開發(fā)出 NOR f la s h 技術(shù)，徹底改變了原先由 E P ROM 和 E E P ROM 一統(tǒng)天下的局面。? 1989 年，東芝公司發(fā)表了 N A N D fla s h 結(jié)構(gòu)，強調(diào)降低每比特的成本，更高的性能，并且象磁盤一樣可以通過接口輕松升級。? NOR 的特點是 芯片內(nèi)執(zhí)行 (XI P , e X e c ut e In P la c e ) ， 這樣應用程序可以直接在 flas h 閃存內(nèi)運行，不必再把代碼讀到系統(tǒng)R A M 中。? N A N D 結(jié)構(gòu)能提供極高的單元密度，可以達到高存儲密度，并且寫入和擦除的速度也很快。應用 N A N D 的困難在于 fla s h的管理和需要特殊的系統(tǒng)接口。1? S R A M 是 “ s ta tic R A M （ 靜態(tài)隨機存儲器） ” 的簡稱，之所以這樣命名是因為當數(shù)據(jù)被存入其中后只要不掉電 ,不會消失。? D R A M 動態(tài)隨機存儲器， D R A M 必須在一定的時間內(nèi)不停的刷新才能保持其中存儲的數(shù)據(jù)。? 一個 S R A M 單元通常由 4 6 只晶體管組成，當這個 S R A M 單元被賦予 0 或者 1 的狀態(tài)之后，它會保持這個狀態(tài)直到下次被賦予新的狀態(tài)或者斷電之后才會更改或者消失。 S R A M 的 速度相對比較快 ，而且比較省電，但是存儲 1 b it 的信息需要 4 6 只晶體管制造成本太高了。? D R A M 只要 1 只晶體管就可以實現(xiàn)。44 NOR NAND 寫入 /擦除一個塊的操作時間 1～ 5ms 2～ 4ms 讀性能 1200～ 1500KB 600～ 800KB 寫性能 80KB 200～ 400KB 接口 /總線 SRAM接口 /獨立的地址數(shù)據(jù)總線 8位地址 /數(shù)據(jù) /控制總線 ，I/O接口復雜 讀取模式 隨機讀取 串行地存取數(shù)據(jù) 成本 較高 較低 ， 單元尺寸約為 NOR的一半 ，生產(chǎn)過程簡單 ， 同樣大小的芯片可以做更大的容量 容量及應用場合 1～ 64MB， 主要用于存儲代碼 8MB～ 4GB， 主要用于存儲數(shù)據(jù) 擦寫次數(shù) (耐用性 ) 約 10萬次 約 100萬次 位交換 (bit位反轉(zhuǎn) ) 少 較多 ， 關(guān)鍵性數(shù)據(jù)需要錯誤探測 /錯誤更正 (EDC/ECC)算法 壞塊處理 無 ， 因為壞塊故障率少 隨機分布 ， 無法修正 45 輸入輸出接口 ? I/O ? A/D、 D/A ? 鍵盤 ? LCD ? 存儲器接口 ? 設(shè)備接口 USB： Universal Serial Bus，通用串行總線 大家生活中常見的與 USB有關(guān)的東西有： U盤、移動硬盤、無驅(qū)型的 MP3（ U盤） USB接口的鍵盤、 Mouse、打印機、數(shù)碼相機…… 即插即用，熱插撥，系統(tǒng)不需重啟便可工作，且易于擴展（ 127個） 480Mb/s的傳輸率( 12Mb/s； 設(shè)備可達 ) 接口標準統(tǒng)一、端口供電 例如 :USB 46 一個典型的 USB通訊系統(tǒng) HOST系統(tǒng) HUB DEVICE D DEVICE 應用軟件 +驅(qū)動程序+接口芯片 HUB U盤 其他 數(shù)據(jù)采集器 驅(qū)動代碼 +嵌入式處理