現(xiàn)代電子技術(shù)綜合實驗-數(shù)字頻率計設(shè)計實驗報告(編輯修改稿)
2025-09-07 04:35 本頁面
【文章內(nèi)容簡介】 TD_LOGIC_VECTOR (3 downto 0)。 over : out STD_LOGIC)。end counter6。architecture counter6_arch of counter6 isponent counterport(clk : in STD_LOGIC。 reset : in STD_LOGIC。 carry_in : in STD_LOGIC。 carry_out : out STD_LOGIC。 count_out : out STD_LOGIC_VECTOR (3 downto 0))。end ponent。signal overflow1:STD_LOGIC :=39。039。signal overflow2:STD_LOGIC :=39。039。signal overflow3:STD_LOGIC :=39。039。signal overflow4:STD_LOGIC :=39。039。signal overflow5:STD_LOGIC :=39。039。signal overflow6:STD_LOGIC :=39。039。beginu1:counter port map (Csignal,clear,count_en,overflow1,out1)。u2:counter port map (Csignal,clear,overflow1,overflow2,out2)。u3:counter port map (Csignal,clear,overflow2,overflow3,out3)。u4:counter port map (Csignal,clear,overflow3,overflow4,out4)。u5:counter port map (Csignal,clear,overflow4,overflow5,out5)。u6:counter port map (Csignal,clear,overflow5,overflow6,out6)。over=overflow6。end counter6_arch。entity latch is Port ( data_in1 : in STD_LOGIC_VECTOR (3 downto 0)。 data_in2 : in STD_LOGIC_VECTOR (3 downto 0)。 data_in3 : in STD_LOGIC_VECTOR (3 downto 0)。 data_in4 : in STD_LOGIC_VECTOR (3 downto 0)。 data_in5 : in STD_LOGIC_VECTOR (3 downto 0)。 data_in6 : in STD_LOGIC_VECTOR (3 downto 0)。 latch_in : in STD_LOGIC。 over_in : in STD_LOGIC。 over_out : out STD_LOGIC。 data_out1 : out STD_LOGIC_VECTOR (3 downto 0)。 data_out2 : out STD_LOGIC_VECTOR (3 downto 0)。 data_out3 : out STD_LOGIC_VECTOR (3 downto 0)。 data_out4 : out STD_LOGIC_VECTOR (3 downto 0)。 data_out5 : out STD_LOGIC_VECTOR (3 downto 0)。 data_out6 : out STD_LOGIC_VECTOR (3 downto 0))。end latch。architecture Behavioral of latch isbeginprocess(latch_in)beginif latch_in39。event and latch_in=39。139。 thendata_out1=data_in1。end if。end process。process(latch_in)beginif latch_in39。event and latch_in=39。139。 thendata_out2=data_in2。end if。end process。process(latch_in)beginif latch_in39。event and latch_in=39。139。 thendata_out3=data_in3。end if。end process。process(latch_in)beginif latch_in39。event and latch_in=39。139。 thendata_out4=data_in4。end if。end process。process(latch_in)beginif latch_in39。event and latch_in=39。139。 thendata_out5=data_in5。end if。end process。process(latch_in)beginif latch_in39。event and latch_in=39。139。 thendata_out6=data_in6。end if。end process。process(latch_in)beginif latch_in39。event and latch_in=39。139。 thenover_out=over_in。end if。end process。end Behavioral。entity display is Port ( value0 : in STD_LOGIC_VECTOR (3 downto 0)。 value1 : in STD_LOGIC_VECTOR (3 downto 0)。 value2 : in STD_LOGIC_VECTOR (3 downto 0)。 value3 : in STD_LOGIC_VECTOR (3 downto 0)。 value4 : in STD_LOGIC_VECTOR (3 downto 0)。 value5 : in STD
電大資料相關(guān)推薦
鄂ICP備17016276號-1