【文章內(nèi)容簡(jiǎn)介】 emove_from_collection [all_inputs] [get_ports clk]]set_load [load_of slow_1v08c125/INVX2/Y] [all_outputs]set_input_transition [all_inputs] set_input_delay max clock clk [all_inputs]set_input_delay min clock clk [all_inputs]set_output_delay max clock clk [all_outputs]set_output_delay min clock clk [all_outputs]set_drive 0 { reset,clk }set_max_area 0set_max_fanout 5 [all_inputs]set_max_transition 2 [all_inputs]report_constraint all_violators分析腳本(best)read_verilog ./verilog/current_design set_operating_conditions fast_1v32c0 read_timing ./input_file/read_parasitic ./input_file/ create_clock clk period 2 waveform {0 1}set_dont_touch_network [get_clocks clk]set_dont_touch_network [get_ports reset]set_propagated_clock [get_clocks clk]if you want dont a fix value,use set_driving_cell set_drive [drive_of slow_1v08c125/INVX1/Y] [get_ports clk]set_drive [drive_of slow_1v08c125/INVX1/Y] [remove_from_collection [all_inputs] [get_ports clk]]set_load [load_of slow_1v08c125/INVX2/Y] [all_outputs]set_input_transition [all_inputs] set_input_delay max clock clk [all_inputs]set_input_delay min clock clk [all_inputs]set_output_delay max clock clk [all_outputs]set_output_delay min clock clk [all_outputs]set_drive 0 { reset,clk } set_max_area 0set_max_fanout 5 [all_inputs]set_max_transition 2 [all_inputs]report_constraint all_violators
Formality學(xué)習(xí)筆記腳本范例set search_path ./core ./rtl ./netlistset_svf read_verilog r set_top t10read_db i read_verilog i set_top t10matchverifyEncounter學(xué)習(xí)比較一、理論布圖、I/O單元I/O單元主要是保證信號(hào)從芯片內(nèi)部傳遞到外部時(shí)其路徑最短，同時(shí)要求從I/O單元關(guān)鍵引線到封裝點(diǎn)時(shí)，避免信號(hào)交叉，方便封裝基板的制作，減少基板上的走線層數(shù)。當(dāng)芯片的輸入輸出單元較多而內(nèi)部邏輯單元較少且一般為I/O單元限制型設(shè)計(jì)時(shí)，則一般選用狹窄的I/O單元；當(dāng)芯片的輸入輸出單元較少而內(nèi)部邏輯單元較大時(shí)，則一般選用寬的I/O單元。但設(shè)計(jì)子模塊時(shí)，I/O單元的形式為接點(diǎn)(pin)而不是接口(pad)。I/O單元分為信號(hào)接口和電源兩種類型，信號(hào)I/O單元關(guān)鍵是選擇驅(qū)動(dòng)的大小，而電源I/O單元需要重點(diǎn)考慮的是供電電源的數(shù)量計(jì)算和擺放。電源I/O單元分為：模擬的、數(shù)字的、隔離數(shù)字模擬供電的。數(shù)字I/O供電單元分為給I/O單元供電的和給核內(nèi)標(biāo)準(zhǔn)單元供電的。給核內(nèi)單元供電的I/O單元的數(shù)量m根據(jù)芯片的功耗、I/O單元的供電電壓以及電流來(lái)估計(jì)：其中：Pavg為芯片的平均功耗；Vpad、Ipad為供電I/O單元的電壓和最大電流；k為調(diào)整因子，min(1~2)，max(5~10)。給I/O單元供電的供電單元輸了也由多種因素決定，I/O單元的功耗、輸出I/O單元的驅(qū)動(dòng)能力等，經(jīng)驗(yàn)做法是給I/O單元供電的單元數(shù)量與給輸出信號(hào)端口的比例為1:(5~10)的關(guān)系，與給內(nèi)核供電的I/O單元的數(shù)量是1:2的關(guān)系。供電單元位置擺放還需要考慮電壓降(IR drop)的大小，一般需要在電源環(huán)設(shè)計(jì)完成后，做功耗分析，從而選擇一個(gè)最佳的布局。、層次化設(shè)計(jì) 層次化設(shè)計(jì)大致可分為三個(gè)步驟：芯片頂層設(shè)計(jì)規(guī)劃、子模塊分割(partition)與實(shí)現(xiàn)以及芯片頂層組裝實(shí)現(xiàn)。布線通道按照形狀分有典型的T形通道和L形通道兩種。當(dāng)兩個(gè)子模塊在芯片內(nèi)部的空間跨度比較大時(shí)，有時(shí)還需要定義直通 (feedthrough) 布線通道，從而滿足時(shí)序和布線的要求。布局、電源規(guī)劃供電網(wǎng)絡(luò)設(shè)計(jì)主要內(nèi)容有：(1) 電源連接關(guān)系的定義，又稱為global net connect。(2) 芯片核內(nèi)部分的電源環(huán)設(shè)計(jì)，又稱為power ring。(3) 芯片內(nèi)所包含的硬核(RAM、ROM and IP、COT)的電源環(huán)設(shè)計(jì)。(4) 芯片核內(nèi)縱橫交錯(cuò)的電源網(wǎng)格的設(shè)計(jì)，又稱為power stripe。(5) 芯片的供電單元與電源環(huán)的連接，又稱為I/O單元power。(6) 芯片內(nèi)部電源網(wǎng)格和硬核電源環(huán)連接部分的設(shè)計(jì)，又稱為ring pins。(7) 將標(biāo)準(zhǔn)單元的供電網(wǎng)絡(luò)與核內(nèi)電源網(wǎng)格總連接設(shè)計(jì)，又稱為followpins。(8) I/O供電單元電源環(huán)的設(shè)計(jì)，又稱為I/O單元power ring。電源網(wǎng)格是為了平均分布電流，縮短電流回路，在有效減小電壓降的同時(shí)，避免由于電流分布不均時(shí)造成的熱點(diǎn)(hot spot)現(xiàn)象以及電遷移(EM,electromigration)為問(wèn)題。電源環(huán)的設(shè)計(jì)主要有3個(gè)參數(shù)：電源環(huán)的寬度w、電源環(huán)的間距d以及電源環(huán)的對(duì)數(shù)n。估算方法為：其中Ip為芯片的峰值電流；Cd為廠家工衣庫(kù)給出的電流密度的上限；n為電源環(huán)對(duì)數(shù)；k為調(diào)整因子。電源網(wǎng)格(power grid)通常是均勻分布，電源條線(power stripes)通常是不規(guī)則或不均勻分布。其中power stripes的寬度Wstripe_V與縱向power stripes的間距S1成正比關(guān)系，同理可得Wstripe_H與S2的關(guān)系。對(duì)于Wstripe_V和Wstripe_H的設(shè)定，有以下幾個(gè)經(jīng)驗(yàn)規(guī)則：(1) Wstripe_V的分布間隔一般取垂直分布間距(pitch)的整數(shù)倍，一般最大情況下不超過(guò)最小NAND2X1寬度的4倍。(2) Wstripe_V的最大值取標(biāo)準(zhǔn)單元庫(kù)中NAND2X1寬度的4倍。(3) Wstripe_H的取值一般是標(biāo)準(zhǔn)單元高度的整數(shù)倍，通常選擇1~2倍。在確定了power stripe的寬度后，需要計(jì)算其間距SS2。在估算出內(nèi)部縱/橫供電金屬寬度基礎(chǔ)上，我們可以求出功耗為P的總電流Itotal。假設(shè)圖中A點(diǎn)有5%的電壓降，那么位于A點(diǎn)其有效電阻分別為假設(shè)N為縱向power stripes的對(duì)數(shù)，M為橫向power stripes的對(duì)數(shù)，則其值分別為： 最后得出縱向電源網(wǎng)格的間距S1和橫向電源網(wǎng)格的間距S2分別是：S1=W/N, S2=H/M。在數(shù)字和模擬混合供電，布圖前一般需要作如下幾點(diǎn)考慮：(1) 模擬模塊的工作區(qū)域一般放置于芯片的某個(gè)角落。(2) 模擬區(qū)域需要單獨(dú)供電，給模擬信號(hào)供電的I/O單元應(yīng)放在模擬模塊別上，盡量縮短供電線路的長(zhǎng)度。(3) 在模擬模塊的周圍布置保護(hù)隔離環(huán)(guarding ring)，從而實(shí)現(xiàn)數(shù)字信號(hào)和模擬信號(hào)電源之間的隔離。當(dāng)設(shè)計(jì)中存在被關(guān)閉的電壓域，為了不使關(guān)閉區(qū)域與非關(guān)閉區(qū)域相互影響，必須在所有的接口處添加隔離單元(isolation cell)，并要：1檢查出所有需要添加格力網(wǎng)絡(luò)的信號(hào)端口；2在相應(yīng)的接口處添加隔離單元。、標(biāo)準(zhǔn)單元和模塊的放置展平式設(shè)計(jì)包括兩個(gè)部分：1模塊的擺放與布局。2標(biāo)準(zhǔn)單元的擺放和優(yōu)化。層次化布局有三個(gè)過(guò)程：1先分配子模塊，這是與展平式布局最大的不同之處；2作子模塊級(jí)的布局，他的方法與展平式一樣；3所有子模塊完成后在頂層組裝，其布局方法與展平式一樣。層次化設(shè)計(jì)中子模塊的約束類型一般有三中：向?qū)Ъs束(guide)、區(qū)域約束(region)和限制約束(fence)，其中向?qū)Ъs束為模塊指定向?qū)Х秶?，屬于該模塊的標(biāo)準(zhǔn)單元可以放置在該向?qū)Х秶鷥?nèi)，也可以放置在向?qū)Х秶?。不屬于該模塊的標(biāo)準(zhǔn)單元可以放置在該區(qū)域之內(nèi)。區(qū)域約束中，屬于該模塊的單元只能放在指定的區(qū)域內(nèi)，該區(qū)域還可以放置其他模塊單元。限制約束中，屬于該模塊的單元只能放在指定的區(qū)域內(nèi)，該區(qū)域不可以放置其他模塊單元。在標(biāo)準(zhǔn)單元布局優(yōu)化后，需要對(duì)設(shè)計(jì)進(jìn)行擁塞(congestion)分析、靜態(tài)時(shí)序分析、噪聲分析和電源分析從而確定布局的好壞。布局目標(biāo)：1各模塊的位置相對(duì)確定；2滿足設(shè)計(jì)規(guī)則要求，出時(shí)鐘網(wǎng)絡(luò)，其他高扇出網(wǎng)絡(luò)都插入了驅(qū)動(dòng)單元。3芯片的時(shí)序和供電較為良好。在布局完成后需要評(píng)估的目標(biāo)主要有：擁塞(congestion)程度(當(dāng)實(shí)際需要的通道超過(guò)先游的通道的5%時(shí)，表面擁塞程度比較大)、延遲和時(shí)序、供電預(yù)估(可以引用VCD文件，對(duì)芯片的功耗、IR drop及EM進(jìn)行評(píng)估。由于時(shí)鐘樹(shù)還沒(méi)綜合功耗會(huì)偏小)。如果一個(gè)fence或region的EU值達(dá)到或超過(guò)了100%，placement changes the fence or region to a guide。為了避免這種情況，在進(jìn)行placement之前，如有必要，應(yīng)確保核對(duì)和更新EU值?？偯芏菴ore size的計(jì)算:Core size=(standard cell area/core utilization)+(macro area+halo)標(biāo)準(zhǔn)單元密度StdCell size的計(jì)算：StdCell size=(standard cell area/StdCell utilization)+(macro area+halo)一旦使用StdCell size定義floorplan，則Core的大小將會(huì)變小。CTS時(shí)鐘信號(hào)通常是整個(gè)芯片中有最大扇出、通過(guò)最長(zhǎng)距離、以最高速度運(yùn)行的信號(hào)。時(shí)鐘源通常有RC時(shí)鐘、晶振時(shí)鐘和鎖相環(huán)(PLL)時(shí)鐘。時(shí)鐘信號(hào)的延遲(latency)又稱為插入延遲(insert delay)，它包括時(shí)鐘源延遲和時(shí)鐘網(wǎng)絡(luò)延遲。次兩種延遲分別用命令表示為：set_clock_latency –source [get_clocks CLK]set_clock_latency [get_clocks CLK]時(shí)鐘信號(hào)的抖動(dòng)又稱為時(shí)鐘的不確定性。時(shí)鐘的偏差(skew)指的是同一時(shí)鐘到達(dá)該時(shí)鐘域內(nèi)的不同寄存器之間的時(shí)間偏差。它是衡量時(shí)鐘樹(shù)性能的重要參數(shù)，時(shí)鐘樹(shù)綜合的目的就是為了減小偏差，它的值有正負(fù)兩種。增加寄存器的時(shí)鐘延遲而并不影響時(shí)鐘樹(shù)的功能叫做時(shí)鐘樹(shù)的有用偏差。時(shí)鐘樹(shù)綜合對(duì)同步電路實(shí)現(xiàn)的優(yōu)點(diǎn)是電路結(jié)構(gòu)簡(jiǎn)單明朗，具有較好的魯棒性，驗(yàn)證簡(jiǎn)單。缺點(diǎn)是較大的時(shí)鐘在物理實(shí)施時(shí)具有一定的難度，封裝電感和電源電阻會(huì)在時(shí)鐘跳變瞬間產(chǎn)生很大噪聲。異步電路不規(guī)則但速度快，功耗低。門控時(shí)鐘技術(shù)是降低功耗最常用的方法。門控時(shí)鐘可以用create_clock和generated_clock來(lái)定義。createclock –name lcd_gating_clk –period 10 –waveform {0 5} [get_pins main_gate/Y]。門控時(shí)鐘上的setup并不是關(guān)注的焦點(diǎn)，而hold的問(wèn)題則是需要特別關(guān)注的。時(shí)鐘樹(shù)是芯片中頻率和翻轉(zhuǎn)率最高的，降低時(shí)鐘樹(shù)的噪聲(主要是耦合電容)非常重要，其方法有：1局部電源地保護(hù)；2增加驅(qū)動(dòng)能力；3高層金屬多倍間隔走線。布線消除布線擁塞、優(yōu)化時(shí)序、減小耦合效用(coupling)、消除串?dāng)_(crosstalk)、降低功耗、保證信號(hào)完整性(SI, signal integrity)、預(yù)防DFM問(wèn)題和提高良品率等是衡量布線質(zhì)量的重要指標(biāo)。全局布線速度快、時(shí)間短，能加快收斂；主要目標(biāo)有：1使總連接線最短；2布線分散均勻以不至于引起局部擁塞；3使關(guān)鍵路徑延遲最小，遵守時(shí)序規(guī)則；4理解信號(hào)完整性的要求，避免串?dāng)_；5保持將BUS總線聚集相連等。二、腳本運(yùn)用captbl_file寫入RC查找表文件，此文件由foundry提供，或者用戶自己由ITF轉(zhuǎn)來(lái)，從lef中提取RC寄生信息，方法如下：setExtractRCMode useLEFResistancesetExtractRCMode useLEFCapImport Design完成后網(wǎng)表要