【文章內容簡介】 ( e ) ( f )五、 分析題：分析右圖電路的邏輯功能，寫出YY2的邏輯函數(shù)式，列出真值表，指出電路完成什么邏輯功能。寫出右圖中ZZZ3的邏輯函數(shù)式，并化簡為最簡的與或表達式。74LS42為二十進制譯碼器。當輸入信號A3A2A1A0為0000～1001這10種狀態(tài)時，輸出端從依次給出低電平，當輸入信號為偽碼時，輸出全為1。分析下圖電路，寫出輸出Z的邏輯函數(shù)式，并化簡。CC4512為8選1數(shù)據(jù)選擇器，它的邏輯功能表如下所示。 CC4512的功能表 六、設計題：用與非門設計四變量的多數(shù)表決電路。當輸入變量A、B、C、D有3個或3個以上為1時輸出為1，輸入為其他狀態(tài)時輸出為0。試用兩片雙4選1數(shù)據(jù)選擇器74LS153和3線8線譯碼器74LS138接成16選1數(shù)據(jù)選擇器。試畫出用4片8線3線優(yōu)先編碼器74LS148組成32線5線優(yōu)先編碼器的邏輯圖。允許附加必要的門電路。用8選1數(shù)據(jù)選擇器74LS151實現(xiàn)邏輯函數(shù)試用并行四位加法器74LS283連接成將余三碼轉換成8421BCD代碼的轉換電路作業(yè)（三）一、 選擇題1．在下列觸發(fā)器中，有約束條件的是 。 2．一個觸發(fā)器可記錄一位二進制代碼，它有 個穩(wěn)態(tài)。 3．存儲8位二進制信息要 個觸發(fā)器。 4．對于T觸發(fā)器，若原態(tài)Qn=0，欲使新態(tài)Qn+1=1，應使輸入T= 。 D.5．對于D觸發(fā)器，欲使Qn+1=Qn，應使輸入D= 。 D.6．對于JK觸發(fā)器，若J=K，則可完成 觸發(fā)器的邏輯功能。 7．欲使JK觸發(fā)器按Qn+1=Qn工作，可使JK觸發(fā)器的輸入端 。=K=0 =Q,K= =,K=Q =Q,K=0 8．下列觸發(fā)器中，克服了空翻現(xiàn)象的有 。 9．描述觸發(fā)器的邏輯功能的方法有 。 10．為實現(xiàn)將JK觸發(fā)器轉換為D觸發(fā)器，應使 。=D,K= B. K=D,J= =K=D =K= 。 12. N個觸發(fā)器可以構成最大計數(shù)長度（進制數(shù)）為 的計數(shù)器。 13．8位移位寄存器，串行輸入時經(jīng) 個脈沖后，8位數(shù)碼全部移入寄存器中。 14．用二進制異步計數(shù)器從0做加法，計到十進制數(shù)178，則最少需要 個觸發(fā)器。 15．某移位寄存器的時鐘脈沖頻率為100KHZ，欲將存放在該寄存器中的數(shù)左移8位，完成該操作需要 時間。 ，則JK端的方程為 。=AB，K= =AB，K= =，K=AB =，K=AB二、判斷題（正確打√，錯誤的打）D觸發(fā)器的特性方程為Qn+1=D，與Qn無關，所以它沒有記憶功能。（ ）RS觸發(fā)器的約束條件RS=0表示不允許出現(xiàn)R=S=1的輸入。（ ）同步觸發(fā)器存在空翻現(xiàn)象，而邊沿觸發(fā)器和主從觸發(fā)器克服了空翻。（ ） 主從JK觸發(fā)器、邊沿JK觸發(fā)器和同步JK觸發(fā)器的邏輯功能完全相同。（ ） 若要實現(xiàn)一個可暫停的一位二進制計數(shù)器，控制信號A=0計數(shù)，A=1保持，可選用T觸發(fā)器，且令T=A。（ ） 由兩個TTL或非門構成的基本RS觸發(fā)器，當R=S=0時，觸發(fā)器的狀態(tài)為不定。 對邊沿JK觸發(fā)器，在CP為高電平期間，當J=K=1時，狀態(tài)會翻轉一次。（ ）同步時序電路具有統(tǒng)一的時鐘CP控制。（ ）異步時序電路的各級觸發(fā)器類型不同。（ ）環(huán)形計數(shù)器在每個時鐘脈沖CP作用時，僅有一位觸發(fā)器發(fā)生狀態(tài)更新。（ ）1計數(shù)器的模是指構成計數(shù)器的觸發(fā)器的個數(shù)。（ ）1計數(shù)器的模是指對輸入的計數(shù)脈沖的個數(shù)。（ ）1利用反饋歸零法獲得N進制計數(shù)器時，若為異步置零方式，則狀態(tài)SN只是短暫的過渡狀態(tài)，不能穩(wěn)定而是立刻變?yōu)?狀態(tài)。（ ）三、填空題1．觸發(fā)器有 個穩(wěn)態(tài)，存儲8位二進制信息要 個觸發(fā)器。2．一個基本RS觸發(fā)器在正常工作時，它的約束條件是+=1，則它不允許輸入= 且= 的信號。3．觸發(fā)器有兩個互補的輸出端Q、一般觸發(fā)器的狀態(tài)指的是 端的狀態(tài)。4．一個基本RS觸發(fā)器在正常工作時，不允許輸入R=S=1的信號，因此它的約束條件是 。5．在一個CP脈沖作用下，引起觸發(fā)器兩次或多次翻轉的現(xiàn)象稱為觸發(fā)器的 ，觸發(fā)方式為 式或 式的觸發(fā)器不會出現(xiàn)這種現(xiàn)象。6．寄存器按照功能不同可分為兩類： 寄存器和 寄存器。7．數(shù)字電路按照是否有記憶功能通?？煞譃閮深悾? 、 。8．時序邏輯電路按照其觸發(fā)器是否有統(tǒng)一的時鐘控制分為 時序電路和 時序電路。四、分析題：分析下圖所示時序電路（1） 寫出各觸發(fā)器的驅動方程（2） 寫出各觸發(fā)器的狀態(tài)方程（3） 寫出狀態(tài)轉換表和狀態(tài)轉換圖（初始狀態(tài)Q3Q2Q1=000）（4） 畫出波形圖，并指出電路邏輯功能J1K1Q1Q1J2K2Q2Q2J3K3Q3Q3CPamp。amp。amp。 Q3CPQ2Q1下圖是一個實現(xiàn)串行加法的電路圖，被加數(shù)11011及加數(shù)10111已分別存入二個五位被加數(shù)和加數(shù)移位寄存器中。試分析并畫出在六個時鐘脈沖作用下全加器輸出Si端、進位觸發(fā)器Q端以及和數(shù)移位寄存器中左邊第一位寄存單元的輸出波形(要求時間一一對應)。 畫出如圖所示同步時序電路的Q0、QZ端的時序圖。 如下圖所示電路，假設兩個觸發(fā)器的初始狀態(tài)均為0態(tài)，根據(jù)輸入的波形畫出輸出波形，說明是模為多少的計數(shù)器。五、設計題中規(guī)模同步四位二進制計數(shù)器(74LS161)的功能表和引腳圖分別如下所示， （1）請用置零法設計一個七進制加法計數(shù)器，其狀態(tài)轉換要求如圖題(b)所示。（2）試用一片74LS161及圖 (c)電路設計成一個能自動完成加、減循環(huán)計數(shù)的計數(shù) 器。即能從000加到111，再從111減到000循環(huán)。74LS161功能表 0 0 0 0 0↑10 110 保 持110 ↑1101 計 數(shù) 中規(guī)模同步四位二進制計數(shù)器(74LS161)，分別用置數(shù)法和反饋清零法實現(xiàn)100進制加法計數(shù)。作業(yè)（四）一、 選擇題1．要構成容量為4K8的RAM，需要 片容量為2564的RAM。 2．隨機存取存儲器具有 功能。3．只讀存儲器ROM在運行時具有 功能。4．只讀存儲器ROM中的內容，當電源斷掉后又接通，存儲器中的內容 。 5．隨機存取存儲器RAM中的內容，當電源斷掉后又接通，存儲器中的內容 。 6．用若干RAM實現(xiàn)位擴展時，其方法是將 相應地并聯(lián)在一起。 7．PLD器件的基本結構組成是 。A. 與陣列 C. 與陣列和或陣列 8．矩形脈沖信號的參數(shù)有 。 9. 具有脈沖整形的電路是 。 10．多諧振蕩器可產(chǎn)生 。 11． 石英晶體多諧振蕩器的突出優(yōu)點是 。 12．用555定時器組成施密特觸發(fā)器，當輸入控制端CO外接10V電壓時，回差電壓為 。 13．一個無符號8位數(shù)字量輸入的DAC，其分辨率為 位。 14．一個無符號10位數(shù)字輸入的DAC，其輸出電平的級數(shù)為 。 15．為使采樣輸出信號不失真地代表輸入模擬信號，采樣頻率和輸入模擬信號的最高頻率的關系是 。A. ≥ B. ≤ C. ≥2 D. ≤216．將一個時間上連續(xù)變化的模擬量轉換為時間上斷續(xù)（離散）的模擬量的過程稱為 。 17．用二進制碼表示指定離散電平的過程稱為 。 18．將幅值上、時間上離散的階梯電平統(tǒng)一歸并到最鄰近的指定電平的過程稱為 。 19．若某ADC取量化單位△=，并規(guī)定對于輸入電壓，在0≤＜時，認為輸入的模擬電壓為0V，輸出的二進制數(shù)為000，則≤＜時，輸出的二進制數(shù)為 。 二、判斷題（正確打√，錯誤的打） 實際中，常以字數(shù)和位數(shù)的乘積表示存儲容量。（ ） RAM由若干位存儲單元組成，每個存儲單元可存放一位二進制信息。