【文章內(nèi)容簡介】 好的時間開始逐1遞減，進行倒計時顯示。這段程序是采用的就是查表的方法并且利用發(fā)光二極管進行倒計時顯示,如圖9所示:當綠燈點亮開始計數(shù)后，load就會將減1后的值賦給t_ff，之后t_ff又會從case語句中查找到相對應的值再賦給led顯示所剩余的時間。在程序編寫過程中運用到了conv_integer()語句，它可以將t_ff所賦的值轉換成整數(shù)。由圖可知led是25位的系統(tǒng)輸出信號，負責控制發(fā)光二極管的輸出，所以25位的輸出信號可以分成七組控制發(fā)光二極管的顯示，其中“1”為點亮，“0”為熄滅。程序代碼見附錄3倒計時控制電路。 建立程序包在程序設計語言中，程序的開始總會調(diào)用庫(library)來提供設計程序時所需要的基本命令。但是，如果要進一步設計較為復雜的程序時，庫中的命令可能就無法支持了。因此，可以設計一個子程序來滿足程序設計的需求。上述問題在硬件描述語言的設計中也存在，在VHDL程序中的第一行(library ieee。)就是要使用IEEE設計好的庫文件，但如果需要使用的元器件并不在庫中時，就只能自己定義了。一個程序包中至少應該包含以下結構中的一種：u 常數(shù)說明：如定義系統(tǒng)數(shù)據(jù)總線通道的寬度。u VHDL數(shù)據(jù)類型說明：主要用于在整個設計中通用的數(shù)據(jù)類型。u 元件定義：元件定義主要規(guī)定在VHDL設計中參與文件例化的文件接 口界面。u 子程序：并入程序包的子程序有利于在設計中任一處進行方便地調(diào) 用。例如，時鐘發(fā)生電路的組件代碼為： ponent hld1port(reset:in std_logic。 clk:in std_logic。 ena_scan:out std_logic。 ena_1hz:out std_logic。 flash_1hz:out std_logic)。end ponent。 連接各個模塊light電路的工作就是將所有的子電路全部連接起來，進行時序分析，當程序完成后，再下載到FPGA，以便硬件電路的驗證工作。經(jīng)仿真后得到的時序圖(見圖12)：圖410 連接各個模塊后的時序圖從上圖可以看出南北方向：綠燈25s――黃燈5s東西方向：綠燈25s――黃燈5s狀態(tài)轉換圖如下：有效狀態(tài)轉換如下：東西方向：紅燈――綠燈――黃燈南北方向：綠燈――黃燈――紅燈 狀態(tài)機的優(yōu)勢通過上面圖形的展示，狀態(tài)機有著難以超越的優(yōu)越性，主要表現(xiàn)在一下幾方面：（1） 狀態(tài)機克服了純硬件數(shù)字系統(tǒng)順序方式控制不靈活的缺點。（2） 由于狀態(tài)機的結構相對簡單，設計方案相對固定，特別是可以定義符號化枚舉類型的狀態(tài)，這一切都為VHDL綜合器盡可能發(fā)揮其騏達的優(yōu)化功能提供了有利條件。而且，性能良好的綜合器都具有許多可控或自動的優(yōu)化狀態(tài)機的功能。（3） 狀態(tài)機容易構成性能良好的同步時序邏輯模塊，這對于大規(guī)模邏輯電路設計中令人深感棘手的競爭冒險現(xiàn)象無疑是一個上佳的選擇。（4） 與VHDL的其他描述方式相比，狀態(tài)機的VHDL描述豐富多樣、程序?qū)哟畏置?，結構清晰，易讀易懂；在排錯、修改和模塊移植方面也有獨到的好處。（5） 在高速運算和控制方面，狀態(tài)機更有其巨大的優(yōu)勢。在VHDL中，一個狀態(tài)機可以由多個進程構成，一個結構體中可以包含多個狀態(tài)機，而一個單獨的狀態(tài)機以順序方式所能完成的運算和控制方面的工作與一個CPU的功能類似。（6） 高可靠性。結束語本設計采用了VHDL硬件描述語言文本輸入方式，在確立總體預期實現(xiàn)功能的前提下，分層次進行設計。實現(xiàn)了三種顏色交通信號燈的交替點亮，以及時間的倒計時顯示，指揮行人和車輛安全通行。程序中所用到的數(shù)據(jù)均可以根據(jù)實際情況進行設置，修改靈活方便。通過此次設計，我對于VHDL硬件描述語言有了更深入地了解，也在原來所學的理論基礎上得到了進一步地應用。但由于經(jīng)驗上的不足，有些地方還需要做進一步地改善，如可通過FPGA/CPLD開發(fā)套件驗證。數(shù)字化時代的到來給人們的生活水平帶來了極大的改變，我們有理由相信，隨著數(shù)字化的深入，交通燈控制器的功能將日趨完善。而且，VHDL語言對EDA技術產(chǎn)生的影響也是深遠的，它縮短了電子產(chǎn)品的設計周期，為設計者提供了方便。在今后的電子產(chǎn)品研究開發(fā)過程中，EDA技術將會具有更好的開發(fā)手段和更高的性價比，并且將擁有更為廣闊的市場應用前景。參考文獻[1] 元紅妍、張鑫主編：《電子綜合設計實驗教程》，第一版，山東：山東大學出版社，2005年，第111113頁。[2] 楊曉慧、許紅梅、楊會玲編著：《電子技術EDA實踐教程》，第一版，北京：國防工業(yè)出版社，2005年，第235240頁。[3] 楊恒、李愛國、王輝、王新安編著：《FPGA/CPLD最新實用技術指南》，第一版，北京：清華大學出版社，2005年，第242244頁。[4] 孫芹芝、張瑾、蘇曉鷺：《基于EDA的交通燈控制系統(tǒng)》，《應用天地》，2005年第五期，第6668頁。[5] 林明權等編著：《VHDL數(shù)字控制系統(tǒng)設計范例》，第一版，北京：電子工業(yè)出版社，2003年，第115126頁。[6] 潘松、黃繼業(yè)編著：《EDA技術實用教程》，第二版，北京：科學出版社，2005年，第13頁。[7] 楊恒新：《自頂向下法設計交通燈控制系統(tǒng)》，《電氣電子教學學報》，2006年第四期，第4041頁。 [8] 曾素瓊：《EDA技術在數(shù)字電路中的探討》，《實驗科學與技術》，2005年第一期，第2225頁。[9] 徐志軍、徐光輝編著：《CPLD/FPGA的開發(fā)與應用》，第一版，北京：電子工業(yè)出版社，2002年，第176185頁。致謝附錄紅綠燈交通信號系統(tǒng)的VHDL程序代碼：library ieee。use 。use 。use 。entity hld1 isport(reset:in std_logic。 clk:in std_logic。 ena_scan:out std_logic。 ena_1hz:out std_logic。 flash_1hz:out std_logic)。end。architecture bhv of hld1 isconstant scan_bit:positive:=2。constant scan_val:positive:=4。constant two_hz_bit:positive:=7。constant two_hz_val:positive:=125。signal clk_scan_ff:std_logic_vector(scan_bit1 downto 0)。signal clk_2hz_ff:std_logic_vector(two_hz_bit1 downto 0)。signal ena_s:std_logic。signal ena_one:std_logic。signal ena_two:std_logic。beginprocess(reset,clk)begin if reset=39。139。 then clk_scan_ff=00。 ena_s=39。039。 elsif (clk39。event and clk=39。139。) then if clk_scan_ff=scan_val1 then clk_scan_ff=00。 ena_s=39。139。 else clk_scan_ff=clk_scan_ff+1。 ena_s=39。039。 end if。 end if。end process。ena_scan=ena_s。process(reset,clk,ena_s)begin if reset=39。139。 then ena_one=39。039。 ena_two=39。039。 clk_2hz_ff=0000000。 elsif (clk39。event and clk=39。139。) then if ena_s=39。139。 then if clk_2hz_ff=two_hz_val1 then clk_2hz_ff=0000000。 ena_two=39。139。 ena_one=not ena_one。 else clk_2hz_ff=clk_2hz_ff+1。 ena_two=39。039。 ena_one=ena_one。 end if。 end if。 end if。end process。ena_1hz=ena_one and ena_two and ena_s。flash_1hz=ena_one。end。library ieee。use 。use 。use 。entity hld2 isport(reset:in std_logic。 clk:in std_logic。 ena_scan:in std_logic。 recount:in std_logic。 sign_state:in std_logic_vector(2 downto 0)。 load:out std_logic_vector(7 downto 0))。end。architecture bhv of hld2 isconstant redew_time:integer:=15。constant yellowew_time:integer:=5。constant greenew_time:integer:=25。constant redsn_time:integer:=15。constant yellowsn_time:integer:=5。constant greensn_time:integer:=25。beginprocess(reset,clk)begin if reset=39。139。 then load=00000000。 elsif (clk39。event