【文章內(nèi)容簡介】 10\Q11Q14：計數(shù)器輸出端； /Q14：第 14級計數(shù)器反相輸出端； VDD：正電源； VSS：地。 5 主持人按鍵 鎖存器 選手按鍵 LED燈亮 譯碼顯示 LED燈滅 數(shù)碼顯示管 3 系統(tǒng)的設(shè)計方案 設(shè)計要求 學(xué)習(xí) ALTERA 公司的 FPGA/CPLD 的結(jié)構(gòu)、特點(diǎn)和性能。學(xué)習(xí)集成開發(fā)軟件 MAX+plus II/Quartus II 的使用及設(shè)計過程。熟悉 EDA 工具設(shè)計數(shù)字電路設(shè)計方法，掌握 VHDL 硬件描述語言設(shè)計方法。根據(jù)給定題 目設(shè)計數(shù)字電路，來加深對可編程邏輯器件的理解和掌握。 在所選擇器件內(nèi)完成八路搶答器的設(shè)計，要求設(shè)計完成后芯片具有搶答器的全部功能、包括顯示和操作接口。搶答器要求有八路搶答輸入，搶答邏輯設(shè)計合理（具有搶答鎖定），搶答編號顯示，搶答成功指示，搶答完成后狀態(tài)復(fù)位。在相應(yīng)的器件平臺上完成設(shè)計的輸入、編譯、綜合或適配通過。 8路搶答器控制系統(tǒng)是娛樂活動中經(jīng)常使用的重要基礎(chǔ)設(shè)備之一，根據(jù)搶答要求，系統(tǒng)所需實(shí)現(xiàn)的功能如下： 1． 主持人按鍵清零， LED燈亮，進(jìn)入搶答狀態(tài)。 2． 選手開始搶答。其中某一位選手 先按下?lián)尨疰I，數(shù)碼 顯示該選手號碼，其他選手再按鍵，系統(tǒng)不再響應(yīng)，直至主持人松開按鍵復(fù)位 ，下一次搶答開始。 八路搶答器控制系統(tǒng)的設(shè)計思路 與功能 搶答器同時供 8名選手或 8 個代表隊(duì)比賽，分別用 8個按鈕 [m1]～ [m8]。設(shè)置一個系統(tǒng)清除和搶答控制開關(guān) Reset, 該開關(guān)由主持人控制。搶答器具有鎖存與顯示功能。即選手按動按鈕，鎖存相應(yīng)的編號，數(shù)碼 管 顯示選手號碼。其他人再按鍵，系統(tǒng)進(jìn)行了優(yōu)先鎖存，不再響應(yīng)，優(yōu)先搶答選手的編號一直保持到主持人將系統(tǒng)清除為止，下一次搶答開始。 搶答器的工作流程 圖 搶答 器的工作流程 搶答器的工作流程如圖 所示：主持人按鍵、 LED 燈亮，選手開始搶答，某位選手按鍵搶答， LED 燈滅 ， 數(shù)碼顯示管顯示選手號碼，搶答結(jié)束后由主持人按下復(fù)位鍵，下一 6 八路搶答器系統(tǒng) 鎖存模塊 編碼模塊 數(shù)碼顯示模 塊 LED燈提 示 模 塊 EPM240 控制模塊 按鍵模塊 LED 燈提示 模塊某快 模塊 LED 數(shù)碼顯示模塊 輪搶答開始。 其中搶答器的基本工作原理 :在搶答競賽或呼叫時，有多個信號同時或不同時送入主電路中，搶答器內(nèi)部的寄存器工作，并識別、記錄第一個號碼，其他選手搶答無效，在整個搶答器工作過程中，顯示電路等還要根據(jù)現(xiàn)場的實(shí)際情況向外電路輸出最優(yōu)先的信號，數(shù)碼顯示管顯示出搶答 成功 選手的號碼。 搶答器的硬件框圖 搶答器是由鎖存器、編碼器、 數(shù)碼顯 示器 、 led 燈顯示器所組成的，其中 邏輯 設(shè)計結(jié)構(gòu)如圖 ， 八路搶答器系統(tǒng)的功能組成，主要由鎖存模塊、 編碼模塊 、數(shù)碼顯示模塊、 LED 燈提示模塊等四個模塊組成。八路搶答器的 主要 系統(tǒng)由 EPM240T100C5N 來控制，主要是燒寫程序到 EPM240T100C5N 中來說實(shí)現(xiàn)上述四個模塊的功能。 另外，硬件結(jié)構(gòu)即物理結(jié)構(gòu)如圖 ， 其中主要八路搶答器的系統(tǒng) EPM240T100C5N0控制， 其他的按鍵模塊、 LED 燈提示 、 LED 數(shù)碼顯示模塊 均為輔助模塊通過電子硬件電路實(shí)現(xiàn)。 圖 系統(tǒng)結(jié)構(gòu)框 圖 圖 系統(tǒng)的硬件框圖 7 搶答器的外圍電路 電源部分 EPM240芯片的工作電壓是 ,為了得到穩(wěn)定的 ,用 IN4007,7805,LM1117芯片來將外部電源 9V穩(wěn)定為 ，其電路設(shè)計如圖 所示 : 圖 電源部分的設(shè)計圖 晶振部分 本設(shè)計采用的是 CPLD 芯片 EPM240T100C5N，外部晶振為 12MHz，用 4060 芯片將頻率分為 2MHZ，其電路設(shè)計如圖 所示 : 圖 晶振設(shè)計電路圖 譯管腳設(shè)置 程序輸入完成后 然后選擇用于編程的目標(biāo)芯片 :選擇菜單 “ Assign”→“ Device” ，窗口中 的 Device Family 是器件序列欄 ， 先在此欄中選擇 MAX7000S。然后選擇EPM240T100C5N 器件 ， 按 OK， 就可以進(jìn)行編譯了 ， 經(jīng)“ MAX+PLUSE II”中的“ Compiler”菜單編譯 ， 以驗(yàn)證設(shè)計結(jié)果是否符合要求 ， 如果有問題 ， 則返回原設(shè)計文件再次進(jìn)行修改 ， 8 直到正確為止。 圖 EPM240T100C5N 編譯無誤后經(jīng)“ MAX+PLUSE II”中的“ FLOORPLAN EDITOR”菜單 ，進(jìn)行輸入、 輸 出管腳設(shè)置 ， 將元件端口放置到 EPM240T100C5N 芯片適當(dāng)?shù)?I/O 口 ， 并用手工調(diào)整按圖所示設(shè)置 。 9 4 系統(tǒng)的軟件設(shè)計 Quartus Ⅱ 開發(fā)平臺 Quartus II 是 Altera 公司的第四代可編程邏輯器件集成開發(fā)環(huán)境，提供從設(shè)計輸入到器件編程的全部功能。 Quartus II 可以產(chǎn)生并識別 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件，為其他 EDA 工具提供了方便的接口；可以在 Quartus II 集成環(huán)境中自動運(yùn)行其他 EDA 工具。 Quartus II 軟件的開發(fā)流程可概括為以下幾步：設(shè)計輸入、設(shè)計編譯 、設(shè)計時序分析、設(shè)計仿真和器件編程，具有 FPGA 和 CPLD 芯片設(shè)計的所有階段的解決方案。 [6] Quartus II 軟件在 File 菜單中提供“ New Project Wizard”向?qū)?，引?dǎo)設(shè)計者完成項(xiàng)目的創(chuàng)建。 當(dāng)設(shè)計者需要向項(xiàng)目中添加新的 VHDL 文件時， 可以通過“ New”選項(xiàng)選擇添加。 Quartus II 編譯器完成的功能有：檢查設(shè)計錯誤、對邏輯進(jìn)行綜合、提取定時信息、在指定的 Altera 系列器件中進(jìn)行適配分割，產(chǎn)生的輸出文件將用于設(shè)計仿真、定時分析及器件編程。 擊 Project 菜單下的“ Timing Settings”選項(xiàng)，可以方便地完成時間參數(shù)的設(shè)定。 Quartus II 軟件的時序分析功能在編譯過程結(jié)束之后自動運(yùn)行，并在編譯報告的 Timing Analyses 文件夾中顯示。 Quartus II 軟件允許設(shè)計者使用基于文本的向量文件（ .vec）作為仿真器的激勵，也可以在 Quartus II 軟件的波形編輯器中產(chǎn)生向量波形文件（ .vwf）作為仿真器的激勵。 MasterBlaster 或 ByteBlasterMV 通信電纜下載到器件當(dāng)中，通過被動串行（ Passive Serial）配置模式或 JTAG 模式對器件進(jìn)行配置編程，還可以在 JTAG 模式下給多個器件進(jìn)行編程。 [7] 自頂向下設(shè)計方法 本設(shè)計采用自頂向下的設(shè)計方法來完成搶答器系統(tǒng)。所謂自頂向下的設(shè)計方法，是指在設(shè)計過程中，從數(shù)字系統(tǒng)的最高層次出發(fā)，進(jìn)行仿真驗(yàn)證，再將系統(tǒng)劃分成各個子模塊。然后再對各個子模塊進(jìn)行仿真驗(yàn)證，合格之后經(jīng) EDA 開發(fā)平臺由計算機(jī)自動綜合成門級電路，進(jìn)行門級仿真驗(yàn)證。自頂向下的方法強(qiáng)調(diào)在每個層次進(jìn)行仿真驗(yàn)證，以保證系統(tǒng)性能指標(biāo)的實(shí)現(xiàn)，以便于在早期 發(fā)現(xiàn)和糾正設(shè)計中出現(xiàn)的錯誤。 [8] 自頂向下設(shè)計方法有一些突出的優(yōu)點(diǎn)： 10 ，便于層次式、結(jié)構(gòu)化的設(shè)計思想。 ，縮短設(shè)計周期。 ，且在每一層次進(jìn)行仿真驗(yàn)證，設(shè)計錯誤可以在早期發(fā)現(xiàn)，提高了設(shè)計的正確性。 、器件等無關(guān)，因此，設(shè)計的可移植性良好。 各模塊的程序與仿真圖 編碼部分 八路搶答器有八個按鍵及一個主持人開始按鍵，總共有 9個按鍵，當(dāng)每一位選手按下鍵時都有唯 一的八位二進(jìn)制數(shù)與之對應(yīng)，將這八位數(shù)分別編成二進(jìn)制的 1 到 8, 下面圖 。 接口： clr—— 主持人輸入信號， q[8..1]—— 八位選手輸入信號， m[3..0]—— 編碼輸出信號， en—— 提示輸出信號。 圖 編碼組件器件圖 在 QuartusⅡ 軟件中進(jìn)行仿真后，得到仿真時序圖如圖 11 圖 編碼組件仿真波形圖 由圖 知， clr 為高電平時， en 輸出為高電平，同時如果當(dāng) q1至 q8 有低電平時，en 輸出為低電平。同時編碼出輸入的 信號。 鎖存部分 每一位選手按下按鍵后，當(dāng)松開手是需要一個鎖存器將輸入的信號鎖存，即當(dāng)主持人按下鍵時鎖存輸入信號。 下面圖 。 接口： clr—— 主持人輸入信號， s[8..1]—— 選手輸入信號， q[8..1]—— 鎖存輸出信號。 圖 鎖存組件器件圖 在 QuartusⅡ 軟件中進(jìn)行仿真后，得到仿真時序圖如圖 12 圖 鎖存組件器仿真波形圖 由圖 知， clr 為低電平時，輸出為高電平， clr 為高電平時，鎖存器開始鎖存輸入的信號， 符合鎖存要求。 搶答成功 led 燈亮部分 為了讓選需要 手看到主持人是否按下鍵， 一個指示燈顯示主持人是否按下鍵，當(dāng)主持人按鍵按下時 led 燈亮，否則熄滅。 接口： clk—— 外部時鐘信號， en—— 提示輸入信號， sound1—— led 燈輸出信號。 圖 搶答成功 led 燈器件圖 在 QuartusⅡ 軟件中進(jìn)行