【文章內(nèi)容簡介】 座，方便與用戶實驗區(qū)任意連接。實驗區(qū)連線方式通常使用三種方式：元器件直接焊接方式,一次性使用；實驗區(qū)可焊接可插接排針孔,以便實驗電路任意搭接,增強使用的靈活性,多次性；實驗區(qū)可選配安裝通用實驗面包板, 無須做 b 項操作,面包板可安裝三塊。EDA 板上跳線連接說明：JP8：控制 EPC1441/EPC1P8 +5V 電壓的提供,JTAG MODE JP,JTAG 下載方式支持由本跳線組確定 4 個全 短接,則允許 JTAG 方式下載；斷開則屏蔽 JTAG 方式下載；PS MODE：JP PS 下載方式支持由本跳線組確定 5 個全 短接 ,則允許 PS 方式下載；斷開,則屏蔽 PS 方式下載；JP10：MSEL0信號受控腳跳左，則 MSEL0 為 0；跳右則 MSEL0 為 1；JP11：MSEL1 信號受控腳跳左，則 MSEL1 為 0；跳右則 MSEL1 為 1；PWR5V：+5V 跳線開關跳左，+5V 為ON 接通；跳右+5V 為 OFF 關閉；PIN1_OSC:ALTERA10K10 PIN1 腳的時鐘信號輸入端，跳左 CLOCK 信號頻率，由 U5 晶振確定；跳右，CLOCK 信號頻率由上層獨立型適配器的時鐘晶振確定；PIN43_OSC:ALTERA10K10 PIN43 腳的時鐘信號輸入端跳左，CLOCK 信號頻率由 U5 晶振確定；跳右，CLOCK 信號頻率由上層獨立型適配器的時鐘晶振確定；J1A：控制數(shù)字實驗 A 區(qū)的+5V；DC：電源電壓；J2A：控制數(shù)字實驗 A 區(qū)的電源電壓數(shù)字信號地 GND；J1B：控制數(shù)字實驗 B 區(qū)的電源電壓數(shù)字信號地 GND；J1C：控制模擬實驗 C 區(qū)的+12V；J2C：控制模擬實驗 C 區(qū)的12V；J3C：控制模擬實驗 C 區(qū)的電源電壓模擬信號地 SGND 5；EDA板上電源端子接口 LED 指示燈說明；JPWR：電源電壓接線端子，從上往下順序定義為+5V GND、+12V 12V SGND；PWRT：電源電壓測試接線端子，從上往下順序定義，同 JPWR +5V GND、+12V 12V SGND；JTAG_MODE:ALTERA10K10 JTAG 方式下載接口；PS_MODE: ALTERA10K10 PS 方式下載接口；10K10(IN1): ALTERA10K10 外擴展，I/O 引線接口 1；10K10(IN2): ALTERA10K10 外擴展，I/O 引線接口 2；JPJPJPJPJP6 向上可選配；GEXIN：各種獨立型適配器；LED 指示燈：DDDTCK、LED、PS LED 分別為+5V、+12V、12V、JTAG；PS：信號指示燈。 Verilog Hdl 硬件描述語言簡介模塊是 Verilog 的基本描述單位，用于描述某個設計的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。一個設計的結(jié)構(gòu)可使用開關級原語、門級原語和用戶定義的原語方式描述。 設計的數(shù)據(jù)流行為使用連續(xù)賦值語句進行描述。 時序行為使用過程結(jié)構(gòu)描述。一個模塊可以在另一個模塊中使用。說明部分用于定義不同的項，例如模塊描述中使用的寄存器和參數(shù)。語句定義設計的功能和結(jié)構(gòu)。說明部分和語句可以散布在模塊中的任何地方；但是變量、寄存器、線網(wǎng)和參數(shù)等的說明部分必須在使用前出現(xiàn)。為了使模塊描述清晰和具有良好的可讀性, 最好將所有的說明部分放在語句前。本書中的所有實例都遵守這一規(guī)范。在模塊中，可用下述方式描述一個設計：(1) 數(shù)據(jù)流方式。4 / 15(2) 行為方式。(3) 結(jié)構(gòu)方式。(4) 上述描述方式的混合。Verilog HDL 模型中的所有時延都根據(jù)時間單位定義。 使用編譯指令將時間單位與物理時間相關聯(lián)。這樣的編譯器指令需在模塊描述前定義。如果沒有編譯器指令, Verilog HDL 模擬器會指定一個缺省時間單位。IEEE Verilog HDL 標準中沒有規(guī)定缺省時間單位。用數(shù)據(jù)流描述方式對一個設計建模的最基本的機制就是使用連續(xù)賦值語句。在連續(xù)賦值語句中，某個值被指派給線網(wǎng)變量。請注意連續(xù)賦值語句是如何對電路的數(shù)據(jù)流行為建模的；這種建模方式是隱式而非顯式的建模方式。此外,連續(xù)賦值語句是并發(fā)執(zhí)行的，也就是說各語句的執(zhí)行順序與其在描述中出現(xiàn)的順序無關。設計的行為功能使用下述過程語句結(jié)構(gòu)描述：(1) initial 語句：此語句只執(zhí)行一次。(2) always 語句：此語句總是循環(huán)執(zhí)行, 或者說此語句重復執(zhí)行。只有寄存器類型數(shù)據(jù)能夠在這兩種語句中被賦值。寄存器類型數(shù)據(jù)在被賦新值前保持原有值不變。所有的初始化語句和 always 語句在 0 時刻并發(fā)執(zhí)行。在順序過程中出現(xiàn)的語句是過程賦值模塊化的實例。模塊化過程賦值在下一條語句執(zhí)行前完成執(zhí)行。過程賦值可以有一個可選的時延。時延可以細分為兩種類型:(1) 語句間時延: 這是時延語句執(zhí)行的時延。(2) 語句內(nèi)時延: 這是右邊表達式數(shù)值計算與左邊表達式賦值間的時延。在 Verilog HDL 中可使用如下方式描述結(jié)構(gòu):(1) 內(nèi)置門原語(在門級)；(2) 開關級原語(在晶體管級)；(3) 用戶定義的原語(在門級)；(4) 模塊實例 (創(chuàng)建層次結(jié)構(gòu))。通過使用線網(wǎng)來相互連接。3 應用 Verilog HDL 描述的簡易電子鐘 功