最新自動飲料售賣機(jī)電路設(shè)計(jì)(編輯修改稿)
2025-07-27 04:13 本頁面
【文章內(nèi)容簡介】 機(jī)AT89S52來實(shí)現(xiàn)自動飲料售賣機(jī)的設(shè)計(jì)，外圍電源采用+5V電源供電，時鐘由12MHZ的晶振產(chǎn)生。這種方案，結(jié)構(gòu)簡單容易掌握，各部分電路實(shí)現(xiàn)起來都非常容易，在傳統(tǒng)的自動飲料售賣機(jī)的設(shè)計(jì)中也應(yīng)用得較為廣泛，技術(shù)成熟。其原理框圖如圖22：電源供電電路時鐘產(chǎn)生電路按鍵控制電路控制飲料閘門打開控制找補(bǔ)閘門打開AT89S52單片機(jī) 圖22 單片機(jī)原理實(shí)現(xiàn)框圖方案三：基于現(xiàn)場可編程邏輯門陣列FPGA，通過EDA技術(shù)，采用Verilog HDL硬件描述語言實(shí)現(xiàn)自動飲料售賣機(jī)電路的設(shè)計(jì)。程序設(shè)計(jì)思想為：對輸入信號采用時鐘、復(fù)位、一元信號和五角信號組合，再通過組合邏輯電路輸出(輸出half /sell dollar和collect)，結(jié)果狀態(tài)。其框圖如圖23：圖23 EDA原理實(shí)現(xiàn)框圖通過方案一、二、三的比較，可以看出方案一、二的設(shè)計(jì)使用分立元件電路較為多，因此會增加電路調(diào)試難度，PLC從成本上考慮不可取，輸入、輸出繼電器、內(nèi)部輔助繼電器、定時器、計(jì)數(shù)器等器件太多，一般在較復(fù)雜的控制系統(tǒng)中使用。單片機(jī)是基于指令工作的，同樣的激勵到達(dá)單片機(jī)后，單片機(jī)首先要判斷，然后讀取相應(yīng)的指令，最后做出相應(yīng)，這每一步都是需要在單片機(jī)的時鐘驅(qū)動下一步步的進(jìn)行。以上兩方案電路的不穩(wěn)定性也會隨之增加，而采用FPGA芯片實(shí)現(xiàn)的電路，器件少且在整體性上較好，在信號的處理和整個系統(tǒng)的控制中,FPGA的方案能大大縮減電路的體積,提高電路的穩(wěn)定性。此外其先進(jìn)的開發(fā)工具使整個系統(tǒng)的設(shè)計(jì)調(diào)試周期大大縮短，一般來講，同樣的邏輯，基于FPGA要比基于單片機(jī)要快很多，因?yàn)樗鼈児ぷ鞯脑硎峭耆煌摹６贔PGA則是把相應(yīng)的邏輯“暫時”固化為硬件電路了，它對激勵做出的響應(yīng)速度就是電信號從FPGA的一個管腳傳輸?shù)搅硪粋€管腳的傳輸速度，當(dāng)然這指的是邏輯，同時電信號也要在芯片內(nèi)進(jìn)行一些電容的充放電動作，但這些動作都是非常非常快的。 結(jié)合自動飲料售賣機(jī)的整體性能的提升，也對其各個部件的性能提出了更高的要求，尤其在現(xiàn)代SOC技術(shù)的引領(lǐng)下，人們對低成本、高實(shí)時、高可靠、高穩(wěn)定的性能更加青睞，結(jié)合本設(shè)計(jì)的要求及綜合以上比較的情況，我們選擇了基于FPGA的自動飲料售賣機(jī)電路方案。單元模塊設(shè)計(jì)與實(shí)現(xiàn)本設(shè)計(jì)中使用到了一個+5v供電電源，如圖31所示圖31 +5V供電電源圖 復(fù)位電路在上電或復(fù)位過程中，控制CPU的復(fù)位狀態(tài)：這段時間內(nèi)讓CPU保持復(fù)位狀態(tài)，而不是一上電或剛復(fù)位完畢就工作，防止CPU發(fā)出錯誤的指令、執(zhí)行錯誤操作，也可以提高電磁兼容性能。無論用戶使用哪種類型的FPGA芯片,總要涉及到復(fù)位電路的設(shè)計(jì)。而復(fù)位電路設(shè)計(jì)的好壞,直接影響到整個系統(tǒng)工作的可靠性。許多用戶在設(shè)計(jì)完系統(tǒng),并在實(shí)驗(yàn)室調(diào)試成功后,在現(xiàn)場卻出現(xiàn)了“死機(jī)”、“程序走飛”等現(xiàn)象,這主要是復(fù)位電路設(shè)計(jì)不可靠引起的。手動按鈕復(fù)位需要人為在復(fù)位輸入端RESET上加入高電平。一般采用的辦法是在RST端和正電源VCC之間接一個按鈕。當(dāng)人為按下按鈕時，則VCC的+5V電平就會直接加到RESET端。手動按鈕復(fù)位的電路如圖32所示。由于人的動作再快也會使按鈕保持接通達(dá)數(shù)十毫秒，所以，完全能夠滿足復(fù)位的時間要求。圖32 復(fù)位電路圖系統(tǒng)設(shè)計(jì)詳細(xì)說明 本設(shè)計(jì)由現(xiàn)場可編程門矩陣（FPGA）作為控制芯片，通過Verilog HDL硬件描述語言設(shè)計(jì)，設(shè)計(jì)思想如下：設(shè)每個時鐘周期為100ns，開始運(yùn)行100ns系統(tǒng)復(fù)位，到550ns時，輸入5個half yuan(wu jiao)信號，get和sell_out信號出現(xiàn)告電平，持續(xù)100ns，表示賣出和取飲料信號。第三組開始輸入信號：在1050ns且為上升沿時，1個one_yuan(yi yuan)高電平，后接著倆half yuan(wu jiao)高電平，又一個One_yuan(yi yuan)高電平，Half_out/get和sell_out信號出現(xiàn)告電平持續(xù)100ns，表示分別有賣出、找零和取飲料信號。在1850ns時第5組測試數(shù)據(jù)開始，同時為時鐘上升沿，分別有三個half yuan(wu jiao)和一個one_yuan(yi yuan)高電平，滿足輸出，get、sell_out同時為高，持續(xù)100ns,表示分別賣出和取飲料信號。 Verilog程序源代碼module sell(yi_yuan,wu_jiao, get,half_out,sell_out,reset,clk)。parameter idle=0, half=1, one=2,two=3,three=4。 input yi_yuan,wu_jiao,reset,clk。 output get,half_out,sell_out。reg get,half_out,sell_out。reg[2:0] s。 always @(posedge clk)
begin if(reset) //復(fù)位信號為高時強(qiáng)行復(fù)位begin sell_out=0。 get=0。 half_out=0。 s=idle。 end elsecase(s) //五角硬幣的個數(shù)idle: beginsell_out=0。 get=0。 half_out=0。 if(wu_jiao) s=half。 //投入一個五角硬幣else if(yi_yuan)s=one。 //投入一個一元硬幣（即：相當(dāng)于跳到兩個五角硬幣）endhalf: beginif(wu_jiao) s=one。 //投入兩個五角硬幣else if(yi_yuan) //投入一個一元硬幣（即：加上一次的一個五角硬幣，相當(dāng)于三個五角硬幣）s=two。 e
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