【文章內(nèi)容簡介】
感覺自己對狀態(tài)機以及VHDL語言的理解更進了一步。因為這是本學期最后一次數(shù)電實驗,所以我覺得很惋惜,我很喜歡這種軟硬件結(jié)合的方式,這讓我在軟件編程時對下載的結(jié)果產(chǎn)生了很大的期待,也因此激發(fā)了我編程的興趣。所以很期待下學期的數(shù)電實驗。附 VHDL源代碼library ieee。use 。entity zoumadeng1 isport(clk:in std_logic。set,a:in std_logic。q :out std_logic_vector(7 downto 0))。end zoumadeng1。architecture light of zoumadeng1 istype all_state is(s0,s1,s2,s3,s4,s5,s6,s7)。type f is(f1,f0)。signal state1,state2 :all_state。signal temp :integer range 0 to 24999999。signal clk_out :std_logic。 signal flag :f。beginp1:process(clk_out,a,set)beginif set = 39。139。 then state1 = s0。 state2 = s0。elseif clk_out39。event and clk_out =39。139。 then if a = 39。039。 then if flag = f1 then case state1 is when